Multi-Gbit/s Digital I/O Interface Based on RF-Modulation and Capacitive Coupling

신현철(Hyunchol Shin) 한국전자파학회JEES 2004 Journal of Electromagnetic Engineering and Science Vol.4 No.2

We present a multi-Gbit/s digital I/O interface based on RF-modulation and capacitive-coupling over an impedance matched transmission line. The RF-interconnect(RFI) can greatly reduce the digital switching noise and eliminate the dc power dissipation over the channel. It also enables reduced signal amplitude(as low as 200 m V) with enhanced data rate and affordable circuit overhead. This paper addresses the system advantages and implementation issues of RFI. A prototype on-chip RFI transceiver is implemented in 0.18-μm CMOS. It demonstrates a maximum data rate of 2.2 Gbit/s via 10.5-GHz RF-modulation. The RFI can be very instrumental for future high-speed inter- and intra-ULSI data links.

버틀러 매트릭스 기반 28GHz 8-방향 스위칭 빔포밍 안테나 시스템 설계

신성진(Sungjin Shin),신현철(Hyunchol Shin) 대한전자공학회 2017 전자공학회논문지 Vol.54 No.1

본 논문에서는 밀리미터파 5세대 이동통신을 위한 28GHz 대역 8-방향 스위치 빔포밍 안테나 시스템을 설계하였다. 전체 시스템은 8x8 버틀러 매트릭스와 8 배열 안테나로 구성되어있다. 8×8 버틀러 매트릭스의 입력 단을 스위칭 하여 얻은 8개의 출력을 배열 안테나에 인가하여 총 8 방향의 빔을 생성할 수 있다. 배열 안테나 입력의 위상 간격 변화에 따라 배열지수(Array Factor)를 계산하여 빔의 방향성을 계산할 수 있다. 5G 시스템 목표인 ±40°의 조향 범위를 만족시키기 위한 안테나 간격은 0.65λ이다. 빔 조향 시뮬레이션 결과 버틀러 매트릭스 입력단에 따라 ±6°, ±17°, ±28°, ±40°의 총 8개의 방사 방향을 갖으며, 시스템의 전체 사이즈는 55.8×51.1㎟이다. 또한, 마이크로스트립 선로에 의한 기생 방사 효과를 확인하여 스트립라인 구조의 버틀러 매트릭스로 구현하였다. In this paper, an 8-direction switched beamforming antenna system at 28GHz frequency band is described for 5th generation wireless communication. This system is composed of an 8×8 Butler matrix and an 8-element patch array antenna. The antenna system switches beams in 8-direction in the wide range of ±40°. The antenna spacing is 0.65λ to achieve ±40° steering range. Designed results show that the 8-direction beams are placed at ±6°, ±17°, ±28°, ±40° offset from the center. Parasitic radiation effect from the large dimension Butler matrix need to be suppressed by employing a stripline structure.

433MHz 대역 능동 RFID 기반 무선 센서 네트워크 모듈 구현

신재욱(Jaewook Shin),신현철(Hyunchol Shin) 한국통신학회 2005 한국통신학회 학술대회논문집 Vol.2005 No.6

T-DMB/DAB/FM 수신기를 위한 광대역 델타시그마 분수분주형 주파수합성기

신재욱(Jaewook Shin),신현철(Hyunchol Shin) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.12

본 논문은 다중대역 송수신기 CMOS RFIC 단일 칩을 위한 광대역 델타시그마 분수분주형 주파수합성기에 관한 것이다. 광대역 VCO의 LC Tank에 6-bit Switched Capacitor Array Bank를 적용하여 2340∼3940 ㎒의 출력주파수 범위를 가지도록 하였으며, 위상동기 전 Capacitor Bank Code를 선택하기위한 VCO Frequency Calibration 회로는 전체 주파수대역에서 2 ㎲이하로 보정을 마치는 뛰어난 성능을 보여준다. 광대역 VCO로부터 T-DMB/DAB/FM Radio의 LO 신호를 생성하기 위해 선택 가능한 다중분주비 ÷2, ÷16, ÷32를 가지는 LO 신호 발생기는 L-Band (1173 ∼ 1973 ㎒), VHF-III (147 ∼ 246 ㎒), VFH-II (74 ∼ 123 ㎒)에서 I/Q신호를 생성한다. Integrated Phase Noise는 전체 대역에서 0.8 degree RMS이하로 측정되어 매우 낮은 위상잡음을 보여주었다. 또한, VCO Frequency Calibration 시간을 포함하는 주파수합성기의 전체 동기시간은 50 ㎲ 이하로 측정되었다. 이 광대역 델타시그마 분수분주형 주파수합성기는 0.13 ㎛ CMOS공정으로 제작되었으며, 1.2 V 전원전압에서 15.8 ㎃의 전류를 소모한다. This paper presents a wideband ΔΣ fractional-N frequency synthesizer for a multi-band single chip CMOS RFIC transceivers. A wideband VCO utilizes a 6-bit switched capacitor array bank for 2340∼3940 ㎒ frequency range. VCO frequency calibration circuit is designed for optimal capacitor bank code selection before phase locking process. It finishes the calibration process in 2 ㎲ over the whole frequency band. The LO generation block has selectable multiple division ratios of ÷2, ÷16, and ÷32 to generate LO I/Q signals for T-DMB/DAB/FM Radio systems in L-Band (1173 ∼ 1973 ㎒), VHF-III (147 ∼ 246 ㎒), VFH-II (74 ∼ 123 ㎒), respectively. The measured integrated phase noise is quite low as it is lower than 0.8 degree RMS over the whole frequency band. Total locking time of the ΔΣ frequency synthesizer including VCO frequency calibration time is less than 50 ㎲. The wideband ΔΣ fractional-N frequency synthesizer is fabricated in 0.13 ㎛ CMOS technology, and it consumes 15.8 ㎃ from 1.2 V DC supply.

USRP SDR 기반 JPEG 이미지 무선 전송 시스템 구현

신성진(Sungjin Shin),김승현(Seunghyeon Kim),손지훈(Jihoon sohn),신현철(Hyunchol Shin) 대한전자공학회 2015 대한전자공학회 학술대회 Vol.2015 No.6

3GPP LTE를 위한 다중대역 90㎚ CMOS 저잡음 증폭기의 설계

이성구(Seongku Lee),신현철(Hyunchol Shin) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.5

3GPP LTE (3rd Generation Partner Project Long Term Evolution)에 적용할 수 있는 다중대역 저잡음 증폭기를 90 ㎚ RF CMOS 공정을 이용하여 설계하였다. 설계된 다중대역 저잡음 증폭기는 1.85-2.8 ㎓ 주파수 범위내의 8개 대역으로 분리돼서 동작하며, 다중대역에서의 성능 최적화를 위해 증폭기 입력단에 다중 캐패시터 어레이를 이용하여 대역에 따른 조정이 되도록 하였다. 입력 신호의 변화에 따른 증폭기의 포화를 방지하기 위해 Current Steering을 이용한 바이패스 모드를 구현하였다. 설계된 저잡음 증폭기는 1.2 V의 공급 전원에서 17 ㎃를 소모한다. RF 성능은 PLS (Post Layout Simulation)을 통해 검증하였다. 정상상태에서 전력이득은 26 ㏈, 바이패스모드에서의 전력이득은 0 또는 -6.7 ㏈를 얻었다. 또한, 잡음지수는 1.78 ㏈, IIP3는 최대 이득 일 때 -12.8 ㏈m을 가진다. A multi-band low noise amplifier (LNA) is designed in 90 ㎚ RF CMOS process for 3GPP LTE (3rd Generation Partner Project Long Term Evolution) applications. The designed multi-band LNA covers the eight frequency bands between 1.85 and 2.8 ㎓. A tunable input matching circuit is realized by adopting a switched capacitor array at the LNA input stage for providing optimum performances across the wide operating band. Current steering technique is adopted for the gain control in three steps. The performances of the LNA are verified through post-layout simulations (PLS). The LNA consumes 17 ㎃ at 1.2 V supply voltage. It shows a power gain of 26 at the normal gain mode, and provides much lower gains of 0 and -6.7 in the bypass-I and -II modes, respectively. It achieves a noise figure of 1.78 ㏈ and a IIP3 of -12.8 ㏈m over the entire band.

저전력 무선 생체신호 모니터링을 위한 심전도/근전도/뇌전도의 압축센싱 연구

이욱준(Ukjun Lee),신현철(Hyunchol Shin) 대한전자공학회 2015 전자공학회논문지 Vol.52 No.3

무선 헬스케어 서비스에서 생체신호 모니터링 시스템의 전력소모를 효과적으로 감소시킬 수 있는 압축센싱 기법을 다양한 생체신호에 적용하여 압축률을 비교하였다. 압축센싱 기법을 이용하여 일반적인 심전도, 근전도, 뇌전도 신호의 압축과 복원을 수행하였고, 이를 통해 복원된 신호와 원신호를 비교함으로써, 압축센싱의 유효성을 판단하였다. 유사랜덤 행렬을 사용하여 실제 생체신호를 압축하였으며, 압축된 신호는 Block Sparse Bayesian Learning(BSBL) 알고리즘을 사용하여 복원하였다. 가장 산제된 특성을 가지는 근전도 신호의 최대 압축률이 10배로 확인되어 가장 높았으며, 심전도 신호의 최대 압축률은 5배였다. 가장 산제된 특성이 작은 뇌전도 신호의 최대 압축률은 4배였다. 연구된 심전도, 근전도, 뇌전도 신호의 압축률은 향후 압축센싱을 적용한 무선 생체신호 모니터링 회로 및 시스템 개발시 유용한 기초자료로 활용될 수 있다. Compresses sensing (CS) technique is beneficial for reducing power consumption of biopotential acquisition circuits in wireless healthcare system. This paper investigates the maximum possible compress ratio for various biopotential signal when the CS technique is applied. By using the CS technique, we perform the compression and reconstruction of typical electrocardiogram(ECG), electromyogram(EMG), electroencephalogram(EEG) signals. By comparing the original signal and reconstructed signal, we determines the validity of the CS-based signal compression. Raw-biopotential signal is compressed by using a psuedo-random matrix, and the compressed signal is reconstructed by using the Block Sparse Bayesian Learning(BSBL) algorithm. EMG signal, which is the most sparse biopotential signal, the maximum compress ratio is found to be 10, and the ECG’sl maximum compress ratio is found to be 5. EEG signal, which is the least sparse bioptential signal, the maximum compress ratio is found to be 4. The results of this work is useful and instrumental for the design of wireless biopotential signal monitoring circuits.

0.18um CMOS 공정을 이용한 IEEE 802.11 a WLAN용 저전력 1/2-Divider & 8/9-Prescaler 설계

김영(Young Kim),신현철(Hyunchol Shin),김복기(Bokki Kim) 한국통신학회 2004 한국통신학회 학술대회논문집 Vol.2004 No.7

MICS 대역 RF 송신기를 위한 65nm CMOS PLL 주파수 합성기

이용호(Yongho Lee),신현철(Hyunchol Shin) 대한전자공학회 2016 대한전자공학회 학술대회 Vol.2016 No.11

전자종이 디스플레이 스마트 카드를 위한 4-채널 SPST 및 8-채널 SPDT CMOS 스위치 집적회로

김정아(Jungah Kim),김승수(Seungsoo Kim),신현철(Hyunchol Shin) 대한전자공학회 2018 전자공학회논문지 Vol.55 No.10

본 논문에서는 전자종이 디스플레이 스마트 카드를 위한 초소형 CMOS 다중 스위치 반도체 집적회로를 설계 및 제작하였다. 스위치 칩은 SPST (Single Pole Single Throw) 스위치 4개와 SPDT (Single Pole Double Throw) 스위치 8개로 구성되어있으며, 각각의 스위치 상태는 외부의 제어신호에 의해 설정될 수 있도록 하였다. 0.25μm CMOS 공정을 사용하여 회로를 설계하였으며, 설계된 스위치 칩의 크기는 2.25×2.25 mm²이다. 트랜지스터 수준의 회로 및 레이아웃 효과를 포함한 회로 시뮬레이션을 통하여 설계된 회로가 공정, 전압 및 온도 (PVT) 변화 환경에도 목표 성능을 만족함을 확인하였다. 본 연구의 다중 스위치회로를 단일 칩 반도체 회로로 개발하고 적용함에 따라, 스마트 디스플레이 카드의 기판 면적을 소형화할 수 있으며, 축소된 면적만큼 배터리 공간 증가에 활용할 수 있어서, 결과적으로 전체 시스템의 동작시간을 증가시킬 수 있었고, 스마트 카드의 휘어짐에 대한 내구성을 강화시키는 효과를 얻을 수 있었다. In this paper, a CMOS multiple switch single-chip integrated circuit is designed and fabricated for a electronic paper display based smart card system. The switch IC is composed of 4 SPST (Single Pole Single Throw) and 8 SPDT (Single Pole Double Throw) switches. Each switch is independently controlled by external control signals. The design is carried out in a 0.25μm CMOS process technology. The die size including the pad frame is 2.25×2.25 mm². The switch performances over the process, voltage, and temperature (PVT) variations are verified through extensive transistor-level simulations as well as post-layout simulations. By integrating the multiple switches into a single chip IC, the board area of the smart card can be minimized, and hence the battery size can be increased by the same amount. As a result, the system operation time is increased, and the system robustness against card bending is improved.