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Plasma Assisted ALD 장비 계발과 PAALD법으로 증착 된 TaN 박막의 전기적 특성
도관우,김경민,양충모,박성근,나경일,이정희,이종현,Do Kwan Woo,Kim Kyoung Min,Yang Chung Mo,Park Seong Guen,Na Kyoung Il,Lee Jung Hee,Lee Jong Hyun 한국반도체디스플레이기술학회 2005 반도체디스플레이기술학회지 Vol.4 No.2
In the study, in order to deposit TaN thin film for diffusion barrier and bottom electrode we made the Plasma Assisted ALD equipment and confirmed the electrical characteristics of TaN thin films grown PAALD method. Plasma Assisted ALD equipment depositing TaN thin film using PEMAT(pentakis(ethylmethlyamino) tantalum) precursor and NH3 reaction gas is shown that TaN thin film deposited high density and amorphous phase with XRD measurement. The degree of diffusion and reaction taking place in Cu/TaN (deposited using 150W PAALD)/$SiO_{2}$/Si systems with increasing annealing temperature was estimated for MOS capacitor property and the $SiO_{2}$, (600${\AA}$)/Si system surface analysis by C-V measurement and secondary ion material spectrometer (SIMS) after Cu/TaN/$SiO_{2}$ (400 ${\AA}$) layer etching. TaN thin film deposited PAALD method diffusion barrier have a good diffusion barrier property up to 500$^{\circ}C$.
Body Floating-GGNMOS의 DCGS에 따른 ESD 보호회로의 감내특성의 변화에 관한 연구
도경일(Kyoung-il Do),박준걸(Park Jun-Geol),권민주(Min-Ju Kwon),구용서(Yong-Seo Koo) 대한전자공학회 2016 대한전자공학회 학술대회 Vol.2016 No.6
The structrure of proposed ESD protection circuit is consist of a adjustive NMOSFET and a main NMOSFET. A adjustive NMOSFET is used to control the body of a main NMOSFET. Using the TCAD simulation, the proposed ESD protection circuit has low-trigger-voltage, and high-holding -voltage. Also, the proposed ESD circuit has improved robustness by using DCSG layout technique. The Simulation result show it have improved robustness
LVTSCR 기반의 2-Stack 구조 설계를 위한 ESD 보호회로에 관한 연구
서정윤,도경일,채희국,서정주,구용서,Seo, Jeong-Yun,Do, Kyoung-Il,Chae, Hee-Guk,Seo, Jeong-Ju,Koo, Yong-Seo 한국전기전자학회 2018 전기전자학회논문지 Vol.22 No.3
본 논문에서는 대표적인 ESD 보호회로인 SCR, LVTSCR을 기반으로 하여 특정한 어플리케이션의 요구 전압에 맞추어 설계하기 위한 Stack 기술에 대하여 서술한다. 또한 기존 구조와는 다른 SCR 기반의 ESD 보호회로를 제시하여 Stack기술에 적용함으로써, 주요 파라미터인 트리거 전압과 홀딩 전압의 변동에 대하여 검증한다. 새로이 추가되는 SCR 기반의 보호 회로의 경우 추가적인 N+, P+ 영역의 삽입으로 인해 보다 높은 홀딩 전압을 갖는 ESD 보호회로이다. 또한 시놉시스사의 T-CAD 시뮬레이터를 이용하여 제안된 ESD 보호회로의 전기적 특성을 검증을 실시하였다. In this paper, This paper is based on the conventional ESD protection circuits SCR and LVTSCR. Also, the SCR-based ESD protection circuit, which is different from the conventional structure, is presented and tested for variations in the trigger voltage and holding voltage. Due to the insertion of additional N +, P + regions, the newly added SCR-based protection circuit have improved electrical characteristics. To discuss the electrical characteristics of the proposed circuit, Synopsys T-CAD simulation data was shown.
낮은 대기전류 및 빠른 과도응답특성을 갖는 LDO 레귤레이터
권상욱(Sang-Wook Kwon),도경일(Kyoung-Il Do),서정주(Jeong-Ju Seo),우제욱(Jae Wook Woo),구용서(YongSeo Koo) 대한전자공학회 2019 대한전자공학회 학술대회 Vol.2019 No.6
This paper present a Low Drop Out regulator (LDO) that improves the road transient response characteristics by using a voltage regulator. A voltage regulator circuit is placed between the error amplifier and the pass transistor inside the LDO regulator to improve the current characteristics of the voltage line, The proposed Fast Transient LDO structure was designed by a 0.18 um process with Cadence’s Virtuoso simulation. According to test results, the proposed circuit has a improved transient characteristics compare with conventional LDO. The simulation results show that the transient of rising increases from –836.2uV to –123.3uV and the transient of falling decreases from 913.1uV to 715.8uV compared with conventional LDO.
높은 Holding Voltage 및 All-Direction 특성을 갖는 SCR 기반의 ESD 보호회로에 관한 연구
진승후(Seung-Hoo Jin),도경일(Kyoung-Il Do),우제욱(Je-Wook Woo),구용서(Yong-Seo Koo) 한국전기전자학회 2020 전기전자학회논문지 Vol.24 No.4
본 논문에서는 기존 단방향 SCR의 구조적인 변경을 통해 향상된 전기적 특성을 갖는 새로운 ESD 보호회로를 제안한다. 제안된 ESD 보호회로는 삽입 된 N+ Floating 및 P+ Floating 영역으로 인해 높은 Holding Voltage 특성을 가져 Latch-up 면역특성이 향상되었다. 또한 구조적인 변경으로 모든 4가지 유형(PD, PS, ND, NS)의 Zapping Mode에서 ESD 방전이 가능하므로 단방향 SCR보다 우수한 면적효율을 가진다. 그리고 기생 바이폴라 트랜지스터의 베이스 길이에 해당하는 P+floating, N+ floating 길이와 P+ floating과 N+ floating 사이의 거리를 설계변수로 지정하였으며, 높은 Holding Voltage를 갖는 것을 Synopsys 사의 TCAD Simulator를 통해 검증하였다. In this paper, we propose a new ESD protection circuit with improved electrical characteristics through structural changes of the existing one-way SCR. The proposed ESD protection circuit has high holding voltage characteristics due to the inserted N+ floating and P+ floating regions, and thus the latch-up immunity characteristics are improved. In addition, structural change enables ESD discharge in four types of Zapping mode (PD, PS, ND, NS), and has superior area efficiency than unidirectional SCR. In addition, the P+ floating and N+ floating lengths corresponding to the base length of the parasitic bipolar transistor, and the distance between P+ floating and N+ floating were designated as design variables, and the high holding voltage was verified through Synopsys’ TCAD Simulator.