시간제약 조건을 고려한 CPLD 기술 매핑 알고리즘 개발

김희석,변상준,Kim, Hi-Seok,Byun, Sang-Zoon 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.6

In this paper, we propose a new technology mapping algorithm for CPLD under time constraint. In our technology mapping algorithm, a given logic equation is constructed as the DAG type, then the DAG is reconstructed by replicating the node that outdegree is more than or equal to 2. As a result, it makes delay time and the number of CLBs to be minimized. Also, after the number of multi-level is defined and cost of each nodes is calculated, the graph is partitioned in order to fit to k that is the number of OR term within CLB. The partitioned nodes are merged through collapsing and bin packing is performed in order to fit to the number of OR term within CLB. In the results of experiments to MCNC circuits for logic synthesis benchmark, we can shows that proposed technology mapping algorithm reduces delay time and the number of CLBs much more than the existing tools of technology mapping algoritm. 본 논문에서는 시간제약 조건을 고려한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 논리식을 DAG로 구성하여 각 노드를 검색한 후, 출력에지가 2이상인 노드를 분할하지 않고 노드를 복제(replication)하여 DAG을 재구성함으로써 지연시간과 CLB의 개수가 최소화 되도록 하였다. 즉, 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정한다. 그런 다음 각 노드의 초기비용과 전체비용을 계산하여 CLB의 k-OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들을 병합하고 네 번째로 주어진 소자의 CLB안에 있는 k-OR텀 개수에 맞게 Bin packing를 수행하였다. 본 논 문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 기술 매핑 툴인 TEMPLA에 비해 CLB의 개수가 18% 감소되었다.

상태합성기 설계를 위한 상태 CHDL 기술 및 기호최소화 알고리듬개발

김희석,Kim, Hi-Seok 대한전자공학회 1989 전자공학회논문지 Vol. No.

상태합성기를 설계하기 위해 상태 CHDL 기술 및 기호간소화 알고리듬을 제안하였다. 상태 CHDL은 PLA에 의한 FSM설계에 매우 적합하며 제안된 기호간소화 알고리듬은 단일큐브포함, 1거리병합 알고리듬을 이용하였다. BOLD 논리최소화 tool을 이용한 상태합성의 절차를 교통신호제어기 등의 예를 들어 설명하였다. A Symbolic cover Minimization Algorithm and State CHDL Description for Finite State Machine Synthesizer are Presented. State CHDL are used for design of PLA based finite state machine, also the symbolic cover minimization algorithms are based upon single cube containment and distance 1 merging algorithms. The procedure for state machine synthesizer has been applied to practical example, including traffic light controller by using Boulder Optimal Logic Design System.

EDIF Netlist를 이용한 PLD 설계용 툴 개발

김희석(Kim Hi Seok),변상준(Byun Sang Zoon) 한국정보처리학회 1998 정보처리학회논문지 Vol.5 No.4

In this paper, the PLD design tool which realizes a digital circuit as PLD, by using EDIF netlist of the digital circuit designed at OrCAD have been developed. This paper is proposed the following algorithms : JIE(Joined Information Extractor) which extracts the connecting information between both cells in order to realize the digital circuit as PLD using the EDIF netlist. FND(Feedback Node Detector) which look into whether feedback exists or not, BEG(Boolean Equation Generator) which generates a boolean equation, and so on. Also, this paper is developed auto-select function which selects the PLD element with consideration of number of I/O variables of the minimized boolean equation, and algorithm generating JEDEC file of GAL6001 and GAL 6002, having a forms of EPLD which is bigger than PLD.

FPGA를 이용한 자동차 번호판 전처리 영역 추출 알고리즘 설계

김희석(Hi-Seok Kim) 한국정보기술학회 2014 한국정보기술학회논문지 Vol.12 No.2

License plate recognition plays an important process in Intelligent Transport System. Especially, licence plate region localization and extraction is the key step before the final recognition. In this paper, an effective license plate localization algorithm of hardwired architecture based on sliding window is proposed, which can exactly extract the plate from the load background. The proposed architecture mainly consists of several modules: sliding window, noise reduction, edge histogram extraction and plate recognition. Compared to the pure C++ software plate implementation, The proposed architecture has verified four times speed up than the execution time of software implementation and also verified the tolerance of 3 or -3 coordinate in plate localization which is found for the licence plate algorithm with hardware architecture in FPGA simulation. The experimental results show that the proposed hardware architecture can achieve good license plate localization results with short runtime

Clock-Gating을 이용한 저전력 IMDCT 설계

김희석(Hi-Seok Kim) 한국정보기술학회 2012 한국정보기술학회논문지 Vol.10 No.2

The forward and inverse modified discrete cosine transform (MDCT) are two of the most computational intensive operations in the MPEG audio coding standard. In this paper, Low- power IMDCT core which is an efficient unified kernel structure for forward and inverse MDCT algorithm based on radix-3 algorithm of a sequence with length-3<SUP>m</SUP> is presented by adopting clock-gating technique. For the accuracy of the power optimization results, all the power estimation results are measured at gate level after synthesis by using industrial 180 nanometer Hynix technology libraries. The experimental results show that the clock-gating technique reduces 38.73% dynamic power comparing with nonclock gating design by Synopsys Power Compiler. For the design overhead of the clock-gating technique, it increases 14.83% of the Net switching power and 0.11% of the area for the whole circuit comparing with the original circuit in 180 nanometer technology.The proposed core is suitable for the high performance demanding digital audio compression and modern audio application.

FPGA Implementation of Stereoscopic Image Processing Architecture Base on the Gray-Scale Projection Algorithm

Hi-Seok Kim(김희석),Sea-Ho Kim(김세호) 한국정보기술학회 2013 한국정보기술학회논문지 Vol.11 No.9

With the advance of image processing and computer vision, the stereo vision system with two cameras has become the research of interest in many areas since its ability to realize the depth information is similar to human vision. Depth map algorithm allows camera system to estimate depth. It is a computation intensive algorithm can be implemented with high speed on hardware due to the parallelism property. In this paper, by analyzing digital image stabilization (DIS) algorithms, we propose an efficient disparity estimation architecture, which combines gray-scaled projection and Affine transformation model. We develop the architecture by describing the various computation units in hardware description language (Verilog) and synthesizing the design into a FPGA. The synthesis and experimental results for three video test images show that the proposed hardwired architecture is better than traditional sum of absolute difference (SAD) architecture, which based on block matching algorithm in terms of frame rate (frame/sec) while keeping the competitive PSNR results.

시간제약 조건하에서 순차 회로를 위한 CPLD 기술 매핑 알고리즘 개발

윤충모,김희석,Youn, Chung-Mo,Kim, Hi-Seok 한국정보처리학회 2000 정보처리논문지 Vol.7 No.1

본 논문에서는 시간제약 조건하에서 순차회로를 위한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 순차회로의 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리한 후 조합논리 부분을 DAG로 표현한다. DAG의 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드를 분할하지 않고 노드만을 복제(replication)하여 팬 앙웃 프리 트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 기존의 CPLD 기술 매핑 알고리즘으로 제안된 TEMPLA보다 적은 면적으로 회로를 구현하고, TMCPLD의 단점인 전체 수행 시간을 개선하기 위한 것이다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 게산하여 CPLD를 구성하고 있는 CLV의 OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들를 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 Bin packing를 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TEMPLA에 비해 CLB의 수가 15.58% 감소되었고, TMCPLD에 비해 수행 시간이 감소되었다. In this paper, we propose a new CPLD technology mapping algorithm for sequential circuit under time constraints. The algorithm detects feedbacks of sequential circuit, separate each feedback variables into immediate input variable, and represent combinational part into DAG. Also, among the nodes of the DAG, the nodes that the number of outdegree is more than or equal to 2 is not separated, but replicated from the DAG, and reconstructed to fanout-free-tree. To use this construction method is for reason that area is less consumed than the TEMPLA algorithm to implement circuits, and process time is improved rather than TMCPLD within given time constraint. Using time constraint and delay of device the number of partitionable multi-level is defined, the number of OR terms that the initial costs of each nodes is set to and total costs that the costs is set to after merging nodes is calculated, and the nodes that the number of OR terms of CLBs that construct CPLD is excessed is partitioned and is reconstructed as subgraphs. The nodes in the partitioned subgraphs is merged through collapsing, and the collapsed equations is performed by bin packing so that if fit to the number of OR terms in the CLBs of a given device. In the results of experiments to MCNC circuits for logic synthesis benchmark, we can shows that proposed technology mapping algorithm reduces the number of CLBs bu 15.58% rather than the TEMPLA, and reduces process time rather than the TMCPLD.

3-Line 버퍼를 사용한 실시간 Sobel 윤곽선 추출 블록 FPGA 구현

박찬수,김희석,Park, Chan-Su,Kim, Hi-Seok 한국전기전자학회 2015 전기전자학회논문지 Vol.19 No.1

본 논문에서는 3-Line buffers를 사용하여 Sobel 윤곽선 추출 블록을 FPGA로 효율적으로 설계하여 구현하고자 한다. FPGA는 영상처리 알고리즘 중 하나인 Sobel 윤곽선 추출 알고리즘을 처리하기에 적절한 환경을 제공한다. 윤곽선 추출을 위한 방법으로는 파이프라인 방법을 사용하였다. Sobel 윤곽선 연산에서 윤곽선 강도 레벨을 결정하기 위하여 유한 상태 기계로 구현 된 마스크 연산을 이용한 모델을 제안한다. 효율적인 LUT 및 플리플롭의 사용으로 시스템의 성능이 향상됨을 입증하였다. 제안하는 3-line buffers을 이용한 Sobel 추출 연산은 Xilinx 14.2으로 합성하고 Virtex II xc2vp-30-7-FF896 FPGA device으로 구현하였다. Matlab을 이용하여 제안된 3-Line buffers 설계 시 PSNR 성능이 향상됨을 확인하였다. In this Paper, an efficient method of FPGA based design and implementation of Sobel Edge detector block using 3-Line buffers is presented. The FPGA provides the proper and sufficient hardware for image processing algorithms with flexibility to support Sobel edge detection algorithm. A pipe-lined method is used to implement the edge detector. The proposed Sobel edge detection operator is an model using of Finite State Machine(FSM) which executes a matrix mask operation to determine the level of edge intensity through different of pixels on an image. This approach is useful to improve the system performance by taking advantage of efficient look up tables, flip-flop resources on target device. The proposed Sobel detector using 3-line buffers is synthesized with Xilinx ISE 14.2 and implemented on Virtex II xc2vp-30-7-FF896 FPGA device. Using matlab, we show better PSNR performance of proposed design in terms of 3-Line buffers utilization.

변형된 Network의 최단경로문제에 관한연구

공석찬(Seok Chan Kong),김희석(Hi Seok Kim),임제탁(Chae Tak Lim) 대한전자공학회 1983 대한전자공학회 학술대회 Vol.1983 No.11

에지 선별을 개선한 컬러 보간법

조양기,김희석,Cho, Yang-Ki,Kim, Hi-Seok 한국통신학회 2006 韓國通信學會論文誌 Vol.31 No.12C

In many imaging devices, a single image sensor is used, which is covered by a color filter array to filter out the specific color components from light. Since an image acquired from this image sensors have a color components at each pixel, it is needed to be reconstructed to a perfect image. In this paper, a new color interpolation method for the imaging devices having a single image sensor is proposed. The proposed method improves a edge sensing function to obtain satisfactory results in edges of an image, md presents a new inter-channel correlation for improving interpolation performance in smooth region. We have compared our method with several exiting methods, and our experimental results have proved better interpolation performance in comparing with the other results. 많은 이미징 장치들이 특정 컬러의 광학 신호만을 통과시키는 컬러 필터 어레이를 포함한 단일 이미지 센서를 사용한다. 이러한 이미지 센서로부터 얻어진 이미지들은 각 픽셀에 하나의 컬러 값만을 갖기 때문에, 완전한 영상으로 복원해야 한다. 본 논문에서는 단일 이미지 센서를 탑재한 이미징 장치를 위한 새로운 컬러 보간법을 제안하였다. 제안한 방법은 이미지의 에지 영역에서 우수한 보간 결과를 얻기 위해 에지 선별 기능을 개선하였고, 점진적 영역에서의 보간을 위해 채널간의 새로운 관계를 제시하였다. 보간 성능 비교를 위해 제안한 방법과 기존의 방법들을 비교하였다. 비교 실험을 통해 제안한 방법의 우수한 보간 성능을 입증하였다.