고선형성 저전력 24-GHz 저잡음 증폭기 개발

최혁환,류지열 제어·로봇·시스템학회 2022 제어·로봇·시스템학회 논문지 Vol.28 No.11

This paper presents a high-linearity low-power 24-GHz CMOS low noise amplifier(LNA). The LNA was designed and implemented using 65 nm RF CMOS technology. The circuit was powered by a 1.2 V supply and operated at a frequency of the 24 GHz. To reduce noise and nonlinearity, an inductor was connected to the gate of the cascode transistor and combined with capacitive cross-coupling. The proposed LNA was fabricated with a maximum OIP3 of 21.8 dBm, lowest power consumption of 6 mW, lowest noise figure of 2.9 dB, and smallest die size of 0.31×0.34 mm2. .

스퍼의 크기를 줄이기 위해 VCO 주기마다 전하가 전달되는 구조의 Feedforward 루프필터를 가진 위상고정루프

최혁환,Choi, Hyek-Hwan 한국정보통신학회 2013 한국정보통신학회논문지 Vol.17 No.10

이 논문에서는 스퍼의 크기를 줄이기 위해 전압제어발진기(VCO)의 주기마다 전하가 전달되는 새로운 루프필터의 구조를 제안하였다. 일반적인 위상고정루프의 루프필터는 저항과 커패시터를 포함하고 있다. 제안한 루프필터는 커패시터와 스위치만으로도 안정적으로 동작한다. 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하였고 회로의 동작을 검증하였다. A low spur phase-locked loop (PLL) with FVCO-sampled feedforward loop-filter has been proposed. Conventional PLL has loop filter made of a resistor and capacitors. The proposed PLL is working stably with the filter consisted of capacitors and a switch. It has been designed with a 1.8V $0.18{\mu}m$ CMOS process and proved by simulation with HSPICE.

2단 CMOS Class E RF 전력증폭기

최혁환,김성우,임채성,오현숙,권태하 한국정보통신학회 2003 한국정보통신학회논문지 Vol.7 No.1

본 연구에서는 ISM 밴드의 블루투스 응용을 위한 2단 CMOS E급 전력증폭기를 설계하였다. 제안된 전력증폭기는 2.4GHz의 주파수에서 동작하며 0.35um CMOS기술과 Hspice 툴을 이용하여 설계 및 시뮬레이션 되었고 Mentor 툴을 이용하여 레이아웃되었다. 전력증폭기의 구조는 간단한 2단으로 설계하였다. 첫단에는 입력매칭네트웍과 전압증폭단인 전치증폭기로, 둘째단은 최대효율과 최대전력을 위한 E급 전력증폭단과 출력 매칭네트웍으로 구성하였다 내부단은 가장 간단한 구조의 L구조의 매칭네트웍을 이용하여 제작될 전체칩의 크기를 최소화하였다. 본 연구에서 제안된 전력증폭기는 2.4GHz의 동작주파수와 2.5V의 낮은 공급전압에서 25.4dBm의 출력전력과 약 39%의 전력부가효율을 얻을 수 있었다. 패드를 제외한 칩의 크기는 약 0.9${\times}$0.8(mm2)였다. In this paper, low voltage and two stage CMOS Class E RF power amplifier for ISM(Industrial/Scientific/Medical) Open Band is presented. The power amplifier operates at 2.4GHz frequency, and is designed and simulated with a 0.35um CMOS technology and HSPICE simulator. The power amplifier is simple structure of two stage Class E power amplifier. The design procedure determing matching network was presented. The power amplifier is composed of input stage matching network, preamplifier, interstage matching network, power amplifier, and output stage matching network. The matching networks of input stage and interstage were constituted by pi($\pi$) type and L type respectively. At 2.4GHz operating frequency, and with a 2.5V supply voltage, the power amplifier delivers 23dBm output power to a 50${\Omega}$ load with 39% power added efficiency(PAE).

가스센서용 마이크로 히터의 발열특성

최혁환,권태하,이명교,최우창 한국센서학회 1998 센서학회지 Vol.7 No.5

Using the results analyzed by FEM(Finite Element Method), the microheaters with the stress-balanced Si₃N₄(150 nm)/SiO₂(300 nm)/Si₃N₄(150 nm) diaphragms were fabricated by silicon micromachining techniques. Pt was used as microheater materials. Pt temperature sensor was fabricated to measure the temperature of microheaters. Resistance of temperature sensor and power dissipation of microheater were measured and calculated at the various temperatures. The thermal distribution of heater was examined by a IR thermoviewer. Measured and simulated results are compared and analyzed. The temperature coefficient of resistance of heater was about 0.00379 /℃. Pt heater showed the power dissipation of about 51 mW at 300 ℃ and a uniform thermal distribution on the surface.

개선된 전원 잡음 제거를 위한 전원 전압 감지용 위상 고정 루프의 설계

최혁환,최영식,Choi, Hyek-Hwan,Choi, Young-Shig 한국정보통신학회 2014 한국정보통신학회논문지 Vol.18 No.9

이 논문에서는 기존의 위상고정루프에 전원 잡음 제거 회로를 추가한 위상고정 루프 회로를 제안한다. 제안한 구조는 주파수 전압 변환기를 변형한 전원 잡음 제거 회로를 사용하여 임의의 전원 잡음에 대해 보상하여 동작한다. 전원 잡음 제거 회로를 사용하여 전원 잡음에 의해 발생하는 지터의 크기를 1/3로 줄였다. 제안한 위상 고정 루프는 0.18um CMOS 공정을 사용 하여 HSPICE 시뮬레이션을 통해 예측되는 결과를 검증하였다. In this paper, a phase locked loop with suppressed power supply noise has been proposed. The added negative feedback loop of voltage controlled oscillator(VCO) and power noise detector suppresses the power noise induced jitter variation of VCO down to 1/3. The power noise detector is the modified circuit of frequency voltage converter. The proposed PLL has been designed based on a 1.8V 0.18um CMOS process and proved by HSPICE simulation.

조성비에 따른 Pb[(Zr, Sn)Ti]NbO₃ 박막의 강유전 특성

최혁환,권태하,최우창,이명교 한국센서학회 2002 센서학회지 Vol.11 No.1

Ferroelectric Pb_(0.99)[(Zr_(0.6)Sn_90.4))_(1-x)T(i_x)]_(0.98)Nb_(0.02)O₃(PNZST) thin films were deposited by a RF magnetron sputtering on (La_(0.5)Sr_(0.5))CoO₃(LSCO)/Pt/Ti/SiOz/Si substrate using a PNZST target with excess PbO of 10 mole%. The crystallinity and electrical properties of the thin films with various composition ratio were investigated. The thin films deposited at the substrate temperature of 500℃ and the power of 80 W were crystallized to a perovskite phase after rapid thermal annealing(RTA) at 650 ℃ for 10 seconds in air. A PNZST thin films with Ti of 10 mole% showed the good crystallinity and ferroelectric properties. The remanent polarization and coercive field of the PNZST capacitor were about 20 μC/㎠ and 50 kV/cm, respectively. The reduction of the polarization after 2.2 X 10^9 switching cycles was less than 10 % .

2.4GHz CMOS 저잡음 증폭기

최혁환,오현숙,김성우,임채성,권태하 한국정보통신학회 2003 한국정보통신학회논문지 Vol.7 No.1

In this paper, we proposed low noise amplifier for 2.4GHz ISM frequency with CMOS technology. The property of noise and gain is improved by cascode architecture. The architecture, which common source output of cascode is connected to input of parallel MOS, reduce IM. The LNA results based on Hynix 0.35${\mu}{\textrm}{m}$ 2poly 4metal CMOS processor with a 3.3V supply. It achieves a gain of 13dB, noise figure of 1.7dB, IP3 of 8dBm, Input/output matching of -31dB/-28dB, reverse isolation of -25dB. and power dissipation of 4.7mW with HSPICE simulation. The size of layout is smaller than 2 ${\times}$ 2mm with Mentor. 본 논문에서는 CMOS 기술을 이용하여 2.4GHz ISM 주파수 대역의 LNA를 설계하였다. 캐스코드 증폭기를 이용하여 잡음을 억제하고 이득을 향상시켰으며 캐스캐이드의 공통 소스 증폭기의 출력을 캐스코드와 병렬로 연결되는 MOS의 입력으로 연결하여 IM3를 감소시키고자 하였다. 제안된 저잡음증폭기는 3.3V의 전원을 공급하는 Hynix 0.35$\mu\textrm{m}$ 2-poly 4-metal CMOS 공정을 이용하여 설계되었다. HSPICE Tool을 이용하여 시뮬레이션 하여 13dB의 이득과 1.7dB의 잡음지수, 약 8dBm의 IIP3, -3ldB와 -28dB의 입ㆍ출력 매칭특성을 확인하였다. 이 때 reverse isolation은 -25dB, 전력사용은 4.7mW이었다. Mentor를 이용한 Layout은 2${\times}$2$\mu\textrm{m}$ 이하의 크기를 갖는다.

지연고정루프를 이용한 $1{\mu}s$ 아래의 위상고정시간을 가지는 Integer-N 방식의 위상고정루프 설계

최혁환,권태하,Choi, Hyek-Hwan,Kwon, Tae-Ha 한국정보통신학회 2009 한국정보통신학회논문지 Vol.13 No.11

본 논문에서는 $1{\mu}s$이하의 아주 짧은 위상고정시간을 가지는 새로운 방식의 위상고정루프(Phase Locked Loop, PLL)를 제안하였다. 지연고정루프(Delay Locked Loop, DLL)를 사용하여 입력 주파수를 체배 시켜 위상 고정 루프가 보다 더 높은 루프 대역폭을 가지도록 하여 위상고정이 짧은 시간에 일어나도록 설계하였다. 제안한 위상고정루프는 기존의 위상고정루프와 지연고정루프, 주파수 체배기로 구성되었으며 전원전압은 1.8V를 사용했다. $0.18{\mu}m$ CMOS 공정으로 Hspice를 이용해서 시뮬레이션 했으며 채널 변환 시 위상고정 시간은 $0.9{\mu}s$이다. 입력과 출력 주파수는 각각 162.5MHz, 2.6GHz이다. A novel phase-locked loop(PLL) architecture of sub-micron locking time has been proposed. Input frequency is multiplied by using a delay-locked loop(DLL). The input frequency of a PLL is multiplied while the PLL is out of lock. The multiplied input frequency makes the PLL having a wider loop bandwidth. It has been simulated with a $0.18{\mu}m$ 1.8V CMOS process. The simulated locking time is $0.9{\mu}s$ at 162.5MHz and 2.6GHz, input and output frequency, respectively.

주파수 전압 변환기와 루프 필터 전압 변환기를 이용한 저잡음 위상고정루프

최혁환(Hyek-Hwan Choi) 한국정보전자통신기술학회 2021 한국정보전자통신기술학회논문지 Vol.14 No.1

본 논문은 루프필터 전압 감지기와 주파수 전압 변환기를 이용하여 잡음 특성을 개선한 위상고정루프의 구조를 제안한다. 루프 필터 전압 변화는 저항과 커패시턴스로 구성된 회로에 의해서 출력이 결정된다. 시정수 값이 작은 회로를 지나는 신호는 루프 필터의 평균 출력 전압과 거의 같은 값을 가진다. 시정수 값이 큰 회로를 지나는 신호는 루프 필터 평균 출력 값을 가지며, 추가된 루프필터 전압 감지기에서 기준 신호가 된다. 루프필터 전압 감지기 출력은 보조 전하펌프의 전류 크기를 제어한다. 루프 필터 출력 전압이 상승하면 루프필터 전압 감지기는 루프 필터 출력 전압을 하강하게 하고, 또는 루프 필터 출력 전압이 하강하면 루프필터 전압 감지기는 루프 필터 출력 전압을 상승하게 한다. 또한 주파수 전압 변환기도 필터 출력 전압 변동 폭을 줄여주어 제안된 위상고정루프의 잡음 특성을 개선해준다. 제안된 위상고정루프는 1.8V 0.18㎛ CMOS 공정을 이용하여 설계한다. 시뮬레이션 결과는 0.854㎰ 지터와 30㎲ 위상 고정 시간을 보여준다. This paper presents a jitter and phase noise characteristic improved phase-locked loop (PLL) with loop filter voltage detector(LFVD) and frequency voltage converter(FVC). Loop filter output voltage variation is determined through a circuit made of resistor and capacitor. The output signal of a small RC time constant circuit is almost the same as to loop filter output voltage. The output signal of a large RC time constant circuit is the average value of loop filter output voltage and becomes a reference voltage to the added LFVD. The LFVD output controls the current magnitude of sub-charge pump. When the loop filter output voltage increases, LFVD decreases the loop filter output voltage. When the loop filter output voltage decreases, LFVD increases the loop filter output voltage. In addition, FVC also improves the phase noise characteristic by reducing the loop filter output voltage variation. The proposed PLL with LFVD and FVC is designed in a 0.18㎛ CMOS process with 1.8V power voltage. Simulation results show 0.854㎰ jitter and 30㎲ locking time.

시그마-델타 변조기용 완전 차동 스위치 커패시터 적분기 개발

최혁환(Hyek-Hwan Choi),임재환(Jae-Hwan Lim),류지열(Jee-Youl Ryu) 한국정보기술학회 2015 한국정보기술학회논문지 Vol.13 No.9

This paper presents fully-differential switched-capacitor (SC) integrator for the third-order Sigma-Delta (SD) modulator. The proposed circuit allows rail-to-rail switching operation for the low voltage SC circuit, and it has better total harmonic distortion than the conventional circuit. This circuit provides an important block for the 2-1 cascaded SD modulator with the high-resolution analog-to-digital conversion on audio codec in a communication system. The switched-capacitor integrator is fabricated using TSMC 0.18μm double-poly and triple-metal (2P3M) standard CMOS process with the operation voltage of 1.8V supply for analog circuits and 1.2V supply for digital circuits. The proposed integrator showed low power consumption of 2mW, small chip size of 0.8×0.35㎟, excellent DC gain of 72dB, settling time with accuracy of 0.1% within 55.2ns exhibiting a slew rate of 21.7V/ms.