반도체 IC를 위한 ESD 시뮬레이션의 연구

조태원 ( Tae Won Cho ),장운용 ( Un Yong Jang ),송동근 ( Dong Keun Song ) 충북대학교 산업과학기술연구소 2012 산업과학기술연구 논문집 Vol.26 No.1

As the ESD protection design has been carried out through designer`s experience, ESD simulation system is strongly required in the related industry. In this paper, we propose an ESD simulation platform using MOS snapback characteristic which has been adapted in normal ESD protection circuits. Defined circuit model describes the simple behavioral operation rather then the complex physical model. Thus, we have developed SPICE model platform thet satisfies the current-voltage curve in forward and reverse bias on each ESD device. This system is expected to perform the qualitative analysis of the protection circuit before the actual implementation, thus it reduces the development period for the circuits.

홈 네트워킹 기반 텔레매틱스 시스템 설계 및 구현

조태원(Tae Won Cho),안홍규(Hong Kyu Ahn),이성준(Seung Jun Lee),이동명(Dong Myong Lee),권순량(Soon Ryang Kwon) 한국정보과학회 2006 한국정보과학회 학술발표논문집 Vol.33 No.2D

최근 주5일제 근무로 인한 외출기회 증가와 생활수준 향상에 따른 고급형 자동차 선호로 인해 자동차에서 가정을 모니터링하거나 가정 내 가전기기를 제어하는 서비스에 대한 관심이 높아져 가고 있다. 본 논문에서는 텔레매틱스 기술과 홈 네트워킹 기술을 융합한 홈 네트워킹 기반의 텔레매틱스 시스템을 설계 및 구현한다. 이동 중인 차량에서 CDMA 모듈을 장착한 텔레매틱스 단말기로 이동통신망을 통해 가정의 홈 서버에 접속한 후 AVR 임베디드 보드를 통해 가전기기를 제어하거나 웹 카메라를 통해 가정 내를 모니터링할 수 있는 텔레매틱스 시스템을 구축하였다. 실험을 통해 이동 중에도 텔레 매틱스 단말기를 통해 각종 가전기기를 제어하고 가정을 모니터링 하는 홈네트워킹 기반의 텔레매틱스 기능이 안정적으로 동작함을 확인하였다.

기본권분류체계로 본 사회과교육과정 및 교과서상의 인권교육 관련내용 분석

조태원(Cho Tae Won) 한국사회과교육연구학회 2010 사회과교육 Vol.49 No.3

‘인권’은 인간이 태어남과 동시에 얻게 되는‘인간으로서의 권리’이다. ‘인권’에 대한 재조명은 현재의 시간뿐 아니라 앞으로 다가올 미래사회를 대비하기 위하여 반드시 필요한 요소이며 특히 학교교육에 있어서 반드시 구현되어져야 할 교육의 목적 또는 내용이라 할 수 있다. 본 연구는 사회과교육과 관련하여‘인권’, ‘인권교육’의 의미를 탐색하고 대표적인 국내 헌법학자들의 기본권분류체계 이론의 분석을 통하여 독자적인 기본권 분류체계틀을 구성, 이에 비추어 제6ㆍ7차 교육과정상 초등학교 5ㆍ6학년 사회과에서의 인권교육 관련 내용 요소분석을 그 내용으로 한다. 연구의 결과, ‘기본권’또는‘인권’으로 명시 되어 있지는 않았지만 사회과교육의 내용에는 기본권과 관련한 인권교육 내용요소가 상당부분 내재해 있었다. 따라서 사회과교육의 한 영역 또는 재량활동, 특별활동 등을 통한 인권교육이 충분히 가능할 것으로 판단된다. 이를 위한 학교인권교육과 관련된 교과내용 및 목표의 체계화를 위한 노력이 뒤따라야 한다. 더불어 국가적ㆍ사회적으로 합의된 인권교육 체계의 정립이 시급하다고 생각되며 그에 따른 국가주도의 적극적인 노력도 함께 이루어져야 할 것이다. Human rights is ‘the right as human being’ which he is endowed with from birth. The research of ‘human rights’ is essential factor to prepare for now and coming future society and the object and content of human rights education that should be realized particularly in school education. This study is to research ‘human rights’ and ‘human rights education related to social studies education and establish unique basic classification system through analysis of the contents about the fundamental rights of universal declaration of human rights and constitution. Then this study is to analyze the contents related to human rights in the sixth and seventh curriculum on the basis of the fundamental rights classification system. The results are as follow: There are several content of human rights education in the contents of social studies education. But they don’t be named as ‘fundamental rights’ or ‘human rights’. Therefore I judge that human rights education can be realized by an area of social studies education or discretionary activities and extracurricular activities and so on. I think it needs to organized contents and goals of studies concerning human rights. Also, a system of human rights is to be established quickly on the basis of the agreement from social and national points in order to apply human rights to school.

플레쉬 메모리 설계

조태원(Tae Won Cho),김대한(Dae Han Kim),이동호(Dong Ho Lee),장복현(Bok Hyun Jang),유범선(Beom Sun Ryu) 대한전자공학회 1995 대한전자공학회 학술대회 Vol.1995 No.12

Two Memristors Memory Cell Using Crossbar Array Structure With CMOS Control Circuiotry -Journal of Industrial Science and Technology Institute

조태원 ( Tae Won Cho ),( M. G. A. Mohamed ) 충북대학교 산업과학기술연구소 2013 산업과학기술연구 논문집 Vol.27 No.1

Nonvolatile resistive memories are the most suitable choice for low power/high speed portable applications. Crossbar array structure is considered to be the best architecture for high integration electronic structures. It supports very large memory size. Therefore this paper proposed a new nonvolatile memory architecture using crossbar array structure based on memristor devices with CMOS control circuitry. This structure support high speed read/write operations within high packing density and low power dissipation. The proposed approach uses only two memristors as a memory cell. Unified CMOS controlling circuitry are used to give the ability to program a complete row in the same time whenever the other rows are completely deactivated. As a consequence, this approach provides static power dissipation prevention with high retention value.

저 전력용 논리회로를 이용한 패리티체커 설계

이종진,조태원,배효관,Lee, Jong-Jin,Cho, Tae-Won,Bae, Hyo-Kwan 대한전자공학회 2001 電子工學會論文誌-SC (System and control) Vol.38 No.2

저 전력을 소모하는 새로운 방식의 논리회로를 설계하여 이의 성능실험을 위해 패리티체커를 구성하여 시뮬레이션 하였다. 기존의 저전력 소모용으로 설계된 논리회로(CPL, DPL, CCPL 등)들은 패스 트랜지스터를 통과하면서 약해진 신호를 풀 스윙 시키기 위해서 인버터를 사용하는데, 이 인버터가 전력소모의 주원인이 되고 있음이 본 논문에서 시뮬레이션 결과 밝혀졌다. 따라서 본 본문에서는 인버터를 사용하지 않고 신호를 풀스윙 시킬 수 있는 회로를 고안하였다. 기존의 CCPL게이트로 구성한 패리티체커에 비해 본 논문에서 제안한 게이트로 구성된 것이 33%의 전력을 적게 소모하는 것으로 시뮬레이션 결과 나타났다. In this paper, a 8bit parity checker/generator is designed using a new gate which is proposed to implement the exclusive or(XOR) and exclusive-nor(XNOR) functions for low power consumption on transistor level. Conventional XOR/XNOR gate such as CPL, DPL and CCPL designed to reduce the power consumption has an inverter to get the full swing output signals. But this inverter consumes the major part of power and causes the time delay on CMOS circuits. Thus a new technique was adopted not utilizing inverter in the circuits. The results of simulation by Hspice shows 33% of power reduction compared with CCPL gate when A 8 bit parity checker was made with the proposed new gate using $0.8{\mu}mCMOS$ technology.

DDI 칩 테스트 데이터 분석용 맵 알고리즘

황금주,조태원,Hwang Kum-Ju,Cho Tae-Won 한국반도체디스플레이기술학회 2006 반도체디스플레이기술학회지 Vol.5 No.1

One of the most important is to insure that a new circuit design is qualified far release before it is scheduled for manufacturing, test, assembly and delivery. Due to various causes, there happens to be a low yield in the wafer process. Wafer test is a critical process in analyzing the chip characteristics in the EDS(electric die sorting) using analytic tools -wafer map, wafer summary and datalog. In this paper, we propose new analytic map algorithms for DDI chip test data. Using the proposed analytic map algorithms, we expect to improve the yield, quality and analysis time.

파이프라인 CAM 구조를 이용한 고속 IP주소룩업

안희일,조태원,Ahn, Hee-Il,Cho, Tae-Won 한국전기전자학회 2001 전기전자학회논문지 Vol.5 No.1

IP주소룩업(address lookup)은 라우터의 인터넷 패킷 처리에서 가장 많은 시간이 걸리는 부분으로써 인터넷 통신의 성능을 좌우한다. 기존 IP주소룩업에서는 룩업데이블의 느린 갱신속도로 인해 룩업정지(lookup blocking) 또는 시효가 지난 경로(obsolete route)에 의한 부정확한 라우팅이 발생할 수 있다. 따라서 고속의 라우팅에서는 룩업처리율이 높으면서도 갱신시간이 짧은 룩업방법이 절실히 필요하게 되었다. 특히 기존 CAM(content addressable memory, 내용 주소화 메모리)을 이용한 IP주소룩업에서는 룩업처리율이 높으면서 동시에 복잡도도 높지 않은 방식은 룩업테이블의 갱신시간이 O(n)으로 오래 걸렸다. 본 논문에서는 룩업테이블의 갱신시간이 O(1)으로 짧으면서도, 룩업처리율이 높고, 복잡도도 높지 않은 파이프라인 CAM 구조(PICAM)를 이용한 새로운 IP주소룩업 방법을 제안한다. IP address lookup is a major bottleneck of IP packet processing in high speed router. Existing IP lookup methods are focused only on lookup throughput without considering lookup table update. So their slow update can lead to lookup blocking or wrong routing decision based on obsolete routes. Especially existing IP lookup methods based on CAM(content addressable memory) have slow update of O(n) cycles in spite of their high throughput and low area complexity In this paper we proposes a new IP address lookup method based on pipelined CAM architecture(PICAM) with fast update of O(1) cycle of lookup table and high throughput and low area complexity.

활성 클럭펄스로 제어되는 3.3V/5V 저전력 TTL-to-CMOS 입력 버퍼

배효관,류범선,조태원,Bae, Hyo-Kwan,Ryu, Beom-Seon,Cho, Tae-Won 한국전기전자학회 2001 전기전자학회논문지 Vol.5 No.1

본 논문에서는 입력이 TTL 전압 레벨일 때 저전력으로 동작하도록 설계된 TTL-to-CMOS 입력버퍼의 회로를 제안한다. 회로 구성은 내부 활성 클럭펄스로 제어되는 반전형 입력버퍼와 래치로 구성하고, 직류 단락전류를 제거하기 위해 클럭펄스가 로우상태일 때는 입력버퍼가 동작되지 않도록 하고 하이일 때만 정상적으로 동작되도록 하였다. 시뮬레이션을 수행한 결과 제안된 회로의 전력-지연 곱이 하나의 입력당 33.7% 줄어듬을 확인하였다. This paper describes a TTL-to-CMOS input buffer of an SRAM which dissipates a small operating power dissipation. The input buffer utilizes a transistor structure with latch circuit controlled by a internal activation clock pulse. During the low state of that pulse, input buffer is disabled to eliminate dc current. Otherwise, the input buffer operates normally. Simulation results showed that the power-delay product of the purposed input buffer is reduced by 33.7% per one input.

0.18${\mu}m$ CMOS 공정을 이용한 새로운 고속 1-비트 전가산기 회로설계

김영운,서해준,조태원,Kim, Young-Woon,Seo, Hea-Jun,Cho, Tae-Won 한국전기전자학회 2008 전기전자학회논문지 Vol.12 No.1

최근 급진적으로 반도체 기술이 발전함에 따라 집적회로(VLSI)의 집적도가 향상되고 있으며, 이동통신 및 멀티미디어의 발달로 많은 양의 데이터를 고속으로 처리하기 위한 대규모 프로세서들이 개발되고 있다. 전가산기는 디지털 프로세서와 마이크로프로세서에 있어 매우 중요한 요소이다. 따라서 전가산기 설계 시 전력소비와 스피드의 개선은 중요한 요소이다. 본 논문에서는 일반적인 Ratioed 로직과 패스 트랜지스터 로직을 이용하여 새로운 구조의 전가산기를 제안하였다. 제안된 전가산기는 일반적인 CMOS, TGA, 14T에 비해 좋은 성능을 나타내었다. 제안된 회로는 지연시간의 경우 기존회로의 평균값에 비해 13%우수하였고 PDP(Power Delay Product)비율은 약 9% 정도 우수한 특성을 보이고 있다. 실측 회로의 크기 평가를 위해 0.18um CMOS공정으로 레이아웃을 하고 HSPICE를 이용하여 시뮬레이션 하였다. With the recent development of portable system such as mobile communication and multimedia. Full adders are important components in applications such as digital signal processors and microprocessors. Thus It is important to improve the power dissipation and operating speed for designing a full adder. We propose a new adder with modified version of conventional Ratioed logic and Pass Transistor logic. The proposed adder has the advantages over the conventional CMOS, TGA, 14T logic. The delay time is improved by 13% comparing to the average value and PDP(Power Delay Product) is improved by 9% comparing to the average value. Layouts have been carried out using a 0.18um CMOS design rule for evaluation purposes. The physical design has been evaluated using HSPICE.