Chemical Synthesis and Characterization of FeCo Alloy Nanoparticles by Modified Polyol Process (초)

조욱래,이영민,구본흔,이찬규 대한금속재료학회 ( 구 대한금속학회 ) 2007 대한금속재료학회 학술대회 개요집 Vol.2007 No.1

32-비트 몽고메리 모듈러 곱셈기 기반의 2,048 비트 RSA 공개키 암호 프로세서

조욱래,신경욱,Cho, Wook-Lae,Shin, Kyung-Wook 한국정보통신학회 2017 한국정보통신학회논문지 Vol.21 No.8

2,048 비트의 키 길이를 지원하는 RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산인 모듈러 곱셈기를 워드 기반의 몽고메리 곱셈 알고리듬을 이용하여 설계하였으며, 모듈러 지수승 연산은 Left-to-Right(LR) 이진 멱승 알고리듬을 이용하여 구현하였다. 모듈러 곱셈에 8,448 클록 사이클이 소요되며, RSA 암호화와 복호화에 각각 185,724 클록 사이클과 25,561,076 클록 사이클이 소요된다. 설계된 RSA 암호 프로세서를 Virtex 5 FPGA로 구현하여 하드웨어 동작을 검증하였다. $0.18{\mu}m$ CMOS 표준셀을 사용하여 100 MHz의 동작 주파수로 합성한 결과, RSA 암호 프로세서는 12,540 GE로 구현되었고, 12 kbit의 메모리가 사용되었다. 동작 가능한 최대 주파수는 165 MHz로 평가되었으며, RSA 암호화, 복호화 연산에 각각 1.12 ms, 154.91 ms가 소요되는 것으로 예측되었다. This paper describes a design of RSA public-key cryptography processor supporting key length of 2,048 bits. A modular multiplier that is core arithmetic function in RSA cryptography was designed using word-based Montgomery multiplication algorithm, and a modular exponentiation was implemented by using Left-to-Right (LR) binary exponentiation algorithm. A computation of a modular multiplication takes 8,386 clock cycles, and RSA encryption and decryption requires 185,724 and 25,561,076 clock cycles, respectively. The RSA processor was verified by FPGA implementation using Virtex5 device. The RSA cryptographic processor synthesized with 100 MHz clock frequency using a 0.18 um CMOS cell library occupies 12,540 gate equivalents (GEs) and 12 kbits memory. It was estimated that the RSA processor can operate up to 165 MHz, and the estimated time for RSA encryption and decryption operations are 1.12 ms and 154.91 ms, respectively.

액화수소 운반선의 증발가스 재액화 비율에 따른 재액화 시스템의 설계 및 평가

조욱래,이현용,류보림,강호근 한국항해항만학회 2020 한국항해항만학회지 Vol.44 No.4

BOG (Boil Off Gas) generation is unavoidable in the liquefied hydrogen carrier, and proper measures are necessary to prevent pressure problems inside the cargo tank. The BOG can be used as propulsion fuel for ships, and the remaining parts used for propulsion must be effectively managed, such as in the form of reliquefying or burning. This study proposes an BOG reliquefaction system optimized for a 160,000 m3 liquefied hydrogen carrier with a hydrogen propulsion system. The system comprises a hydrogen compression and helium refrigerant section, and increases the efficiency by effectively using the cold energy of the BOG discharged from the cargo tank. In this study, the system was evaluated through the exergy efficiency and SEC (Specific Energy Consumption) analysis according to the rate of the reliquefaction of the BOG while the hydrogen BOG with a supply temperature of -220℃ entered the reliquefaction system. As a result, it showed SEC of 4.11 kWh/kgLH2 and exergy efficiency of 60.1% at the rate of reliquefaction of 20%. And the parametric study of the effects of varying the hydrogen compression pressure, inlet temperature of the hydrogen expander, and the feed hydrogen temperature was conducted. 액화 수소 운반선에서 증발가스의 발생은 불가피하며, 화물탱크 내부의 압력 문제를 피하기 위해 적절한 조치가 필요하다. 이 증발가스는 선박의 추진연료로 사용 될 수 있으며, 추진에 사용되고 남은 나머지 부분은 재액화 또는 연소시키는 등 효과적으로 관리해야 한다. 본 연구에서는 수소 추진 시스템을 갖춘 160,000m3 액화 수소 운반선에 최적화된 증발 가스 재액화 시스템을 제안한다. 이 시스템은 수소 압축 및 헬륨 냉매 섹션으로 구성되고, 화물탱크로부터 배출되는 증발가스의 냉열을 효과적으로 활용하여 효율을 증가시켰다. 본 연구에서는 공급 온도 -220℃인 수소 증발가스가 재액화 시스템에 들어가는 상태에서 증발가스의 재액화 비율에 따른 엑서지 효율 및 에너지 소모율 (SEC, Specific Energy Consumption) 분석을 통해 시스템을 평가하였다. 그 결과 재액화 비율 20%에서 4.11kWh/kgLH2의 SEC와 60.1%의 엑서지 효율을 보여 주었다. 아울러, 수소 압축압력, 수소 팽창기의 입구온도, 공급 증발가스 온도변화에 따른 영향을 확인하였다.

Preparation of FeCo Nanoparticle by Using the Polyol Method (초)

조욱래,이영민,이찬규,구본흔 대한금속재료학회 ( 구 대한금속학회 ) 2008 대한금속재료학회 학술대회 개요집 Vol.2008 No.1

스마트폰의 펌웨어 최적화 방법에 관한 연구

조욱래,김성민,주복규 한국인터넷방송통신학회 2012 한국인터넷방송통신학회 논문지 Vol.12 No.5

스마트폰은 음성이나 문자를 주고받는 단순한 통신 기기에서 벗어나 현대인의 일상생활에서 최고의 필수품 이 되었다. 스마트 폰의 성능 최적화를 위해 성능 향상과 여유 메모리 확보가 가장 많이 시도된다. 전체적인 성능 향 상을 위해서는 컴퓨터 제조사에서 사용하는 CPU 오버 클락 기법을 사용하며, 앱들의 동작을 원활하게 해주는 여유 메모리 확보 기법 또한 흔히 시도된다. 이 논문에서 우리는 일반 사용자가 스마트폰 성능을 최적화할 수 있는 방법을 제시하고, 대중적인 앤드로이드 폰 모델을 대상으로 이 기법을 적용하는 실험을 하고 그 결과를 제시하였다. Cell-phones functions have advanced so rapidly and they are now called ‘smart-phones.’ Typical approach to optimization the performance of a smartphone is the increasing the speed of device and acquiring more free memory. In this paper, we propose relatively simple techniques that average users can apply to their devices to optimize the performance. For performance upgrade, we proposed an over-clocking technique usually used by computer manufacturers. For memory optimization, we proposed deleting unnecessary apps and replacing with better-functioning apps. We also performed experimentation by applying these techniques to a popular Android phone model and presented the results.

IoT 응용을 위한 초경량 블록 암호 알고리듬 PRESENT의 하드웨어 설계

조욱래,김기쁨,신경욱,Cho, Wook-Lae,Kim, Ki-Bbeum,Shin, Kyung-Wook 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.7

경량 암호기술 표준인 ISO/IEC 29192-2에서 블록암호 표준으로 지정된 초경량 블록암호 알고리듬 PRESENT의 하드웨어 구현에 대해 기술한다. 암호 전용 코어와 암호/복호 기능을 갖는 두 종류의 PR80 크립토 코어를 80 비트의 마스터키를 지원하도록 설계하였다. 설계된 PR80 크립토 코어는 블록암호의 기본 ECB (electronic code book) 운영모드를 수행하며, 마스터키 재입력 없이 평문/암호문 블록들을 연속적으로 처리할 수 있도록 설계되었다. PR80 크립토 코어는 Verilog HDL을 사용하여 소프트 IP로 설계되었으며, Virtex5 FPGA에 구현하여 정상 동작함을 확인하였다. 설계된 코어를 $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 암호 전용 코어와 암호/복호 코어는 각각 2,990 GE와 3,687 GE로 구현되어 적은 게이트를 필요로 하는 IoT 보안 응용분야에 적합하다. 암호 전용 코어와 암호/복호 코어의 최대 동작 주파수는 각각 500 MHz와 444 MHz로 평가되었다. A hardware implementation of ultra-lightweight block cipher algorithm PRESENT that was specified as a block cipher standard for lightweight cryptography ISO/IEC 29192-2 is described in this paper. Two types of crypto-core that support master key size of 80-bit are designed, one is for encryption-only function, and the other is for encryption and decryption functions. The designed PR80 crypto-cores implement the basic cipher mode of operation ECB (electronic code book), and it can process consecutive blocks of plaintext/ciphertext without reloading master key. The PR80 crypto-cores were designed in soft IP with Verilog HDL, and they were verified using Virtex5 FPGA device. The synthesis results using $0.18{\mu}m$ CMOS cell library show that the encryption-only core has 2,990 GE and the encryption/decryption core has 3,687 GE, so they are very suitable for IoT security applications requiring small gate count. The estimated maximum clock frequency is 500 MHz for the encryption-only core and 444 MHz for the encryption/decryption core.

다중 블록 암호 알고리듬을 지원하는 암호 프로세서

조욱래,김기쁨,배기철,신경욱,Cho, Wook-Lae,Kim, Ki-Bbeum,Bae, Gi-Chur,Shin, Kyung-Wook 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.11

PRESENT, ARIA, AES의 3가지 블록 암호 알고리듬을 지원하는 다중 암호 프로세서 설계에 대해 기술한다. 설계된 암호 칩은 PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES) 그리고 AES-16b 코어로 구성된다. 64-비트 블록암호 PRESENT를 구현하는 PRmo 코어는 80-비트, 128-비트 키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128-비트, 256-비트 키 길이를 지원하는 AR_AS 코어는 128-비트 블록암호 ARIA와 AES를 자원공유 기법을 적용하여 단일 데이터 패스로 통합 구현되었다. 128-비트 키 길이를 지원하는 AES-16b 코어는 저면적 구현을 위해 16-비트의 데이터패스로 설계되었다. 각 암호 코어는 on-the-fly 키 스케줄러를 포함하고 있으며, 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. FPGA 검증을 통해 설계된 다중 블록 암호 프로세서의 정상 동작을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 54,500 GEs (gate equivalents)로 구현이 되었으며, 55 MHz의 클록 주파수로 동작 가능하다. This paper describes a design of crypto-processor that supports multiple block cipher algorithms of PRESENT, ARIA, and AES. The crypto-processor integrates three cores that are PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES), and AES-16b. The PRmo core implementing 64-bit block cipher PRESENT supports key length 80-bit and 128-bit, and four modes of operation including ECB, CBC, OFB, and CTR. The AR_AS core supporting key length 128-bit and 256-bit integrates two 128-bit block ciphers ARIA and AES into a single data-path by utilizing resource sharing technique. The AES-16b core supporting key length 128-bit implements AES with a reduced data-path of 16-bit for minimizing hardware. Each crypto-core contains its own on-the-fly key scheduler, and consecutive blocks of plaintext/ciphertext can be processed without reloading key. The crypto-processor was verified by FPGA implementation. The crypto-processor implemented with a $0.18{\mu}m$ CMOS cell library occupies 54,500 gate equivalents (GEs), and it can operate with 55 MHz clock frequency.

Control of a Three-Phase Voltage Source Inverter using Model Predictive Control of Laguerre Functions

조욱래,차왕철,박정호,신호전,김재철 한국조명.전기설비학회 2015 조명·전기설비학회논문지 Vol.29 No.2

This paper presents a method of controlling a three-phase VSI (Voltage Source Inverter) using MPC (Model Predictive Control) designed using Laguerre functions. It also provides a model of the three-phase VSI and its resistive-inductive load and then an overview of MPC design using Laguerre functions. The biggest challenge in using MPC is the high number of computations involved, which makes online implementation difficult. On the other hand, the LMPC (Laguerre Model Predictive Control) reduces the number of computations made and so online implementation becomes possible where traditional MPC would be unteneble. The simulation results from MATLAB are also provided.

액화 수소 탱커의 부분 재 액화 시스템 분석 및 평가

조욱래,이현용,강호근 해양환경안전학회 2019 해양환경안전학회 학술발표대회 논문집 Vol.2019 No.11

CIOS 몽고메리 모듈러 곱셈 알고리즘 기반 Scalable RSA 공개키 암호 프로세서

조욱래,신경욱,Cho, Wook-Lae,Shin, Kyung-Wook 한국정보통신학회 2018 한국정보통신학회논문지 Vol.22 No.1

512/1,024/2,048/3,072 비트의 4가지 키 길이를 지원하는 scalable RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산블록인 모듈러 곱셈기를 CIOS (Coarsely Integrated Operand Scanning) 몽고메리 모듈러 곱셈 알고리듬을 이용하여 32 비트 데이터 패스로 설계하였으며, 모듈러 지수승 연산은 Left-to-Right (L-R) 이진 멱승 알고리듬을 적용하여 구현하였다. 설계된 RSA 암호 프로세서를 Virtex-5 FPGA로 구현하여 하드웨어 동작을 검증하였으며, 512/1,024/2,048/3,072 비트의 키 길이에 대해 각각 456,051/3,496,347/26,011,947/88,112,770 클록 사이클이 소요된다. $0.18{\mu}m$ CMOS 표준셀 라이브러리를 사용하여 100 MHz 동작 주파수로 합성한 결과, 10,672 GE와 $6{\times}3,072$ 비트의 메모리로 구현되었다. 설계된 RSA 공개키 암호 프로세서는 최대 동작 주파수는 147 MHz로 예측되었으며, 키 길이에 따라 RSA 복호 연산에 3.1/23.8/177/599.4 ms 가 소요되는 것으로 평가되었다. This paper describes a design of scalable RSA public-key cryptography processor supporting four key lengths of 512/1,024/2,048/3,072 bits. The modular multiplier that is a core arithmetic block for RSA crypto-system was designed with 32-bit datapath, which is based on the CIOS (Coarsely Integrated Operand Scanning) Montgomery modular multiplication algorithm. The modular exponentiation was implemented by using L-R binary exponentiation algorithm. The scalable RSA crypto-processor was verified by FPGA implementation using Virtex-5 device, and it takes 456,051/3,496347/26,011,947/88,112,770 clock cycles for RSA computation for the key lengths of 512/1,024/2,048/3,072 bits. The RSA crypto-processor synthesized with a $0.18{\mu}m$ CMOS cell library occupies 10,672 gate equivalent (GE) and a memory bank of $6{\times}3,072$ bits. The estimated maximum clock frequency is 147 MHz, and the RSA decryption takes 3.1/23.8/177/599.4 msec for key lengths of 512/1,024/2,048/3,072 bits.