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- 저자 : 전영현 ( Young Hyun Chun ) (검색결과 4 건)
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산업용 Saccharomyces cerevisiae에서 Aspergillus awamori Glucoamylase 유전자의 발현
강동명,이수아,전영현,진종언,이황희,배석,Ghang Dong-Myeong,Lee Su-A,Chun Young-Hyun,Chin Jong-Eon,Lee Hwanghee Blaise,Bai Suk 한국미생물학회 2005 미생물학회지 Vol.41 No.2
전분 이용이 가능한 산업용 Saccharomyces cerevisiae균주를 개발하기 위해 alcohol dehydrogenase 유전자 프로모터(ADClp)의 조절하에 발현되는 Aspergillus awamori glucoamylase cDNA 유전자(GA1)를 산업용 S. cerevisiae의 염색체에 도입하였다. 산업적 이용에 적합한 효모균주를 얻기 위해 세균 ampicillin 저항성 유전자가 제거되고 GA1 유전자와 선별 표지유전자로 S. cerevisiae aureobasidin A 저항성 유전자(AUR1-C)와 재조합 부위로 Tyretrotransposon $\delta$-서열이 포함된 integrative cassette를제조하였다. 이 $\delta-integrative$ cassette로 형질전환된 산업용 S. cerevisiae는 배지상에 glucoamylase를 생산 분비하였고 전환을 유일한 탄소원으로 하여 생장하였다. 형질전환체를 비선택배지에서 배양했을 매 삽입된 GA1유전자가 100세대까지 안정되게 유지되었다. To construct an amylolytic industrial strain of Saccharomyces cerevisiae, the glucoamylase cDNA gene (GAl) from Aspergillus awamori was expressed under the control of the alcohol dehydrogenase gene promoter (ADC1p) and integrated into the chromosomes of industrial S. cerevisiae. An integrative cassette lacking bacterial ampicillin resistance gene but containing the GA1 gene, $\delta$ sequences of Ty1 retrotransposon as target sites for homologous recombination and S. cerevisiae aureobasidin A resistance gene (AUR1-C) as the selection marker was constructed to obtain a strain eligible for commercial use. Industrial S. cerevisiae transformed with this 15-integrative cassette efficiently secreted glucoamylase into the medium and grew on starch as the sole carbon source. The transformants were mitotically stable for 100 generations in nonselective medium.
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채널 등화기를 내장한 2.0GS/s 5비트 전류 모드 ADC 기반 수신기
문종호,정우철,김진태,권기원,전영현,전정훈,Moon, Jong-Ho,Jung, Woo-Chul,Kim, Jin-Tae,Kwon, Kee-Won,Jun, Young-Hyun,Chun, Jung-Hoon 대한전자공학회 2012 전자공학회논문지 Vol.50 No.8
본 논문에서는 고속 직렬 링크에 사용할 수 있는 5비트 2.0GS/s 2-way time interleaved 파이프라인 ADC 기반의 수신기를 소개한다. 샘플링 주파수를 높이기 위해, ADC 각 단은 트랙킹과 증폭이 동시에 수행되는 전류 모드 구조를 사용하였다. 또한 ADC 각단에 1-tap FIR 등화기를 탑재하여 별도의 디지털 후처리 없이 채널의 ISI를 감소시켰다. 제안한 수신기는 110nm 공정을 사용하여 설계하였다. 메모리를 제외한 수신기는 $0.58{\times}0.42mm^2$의 크기를 갖고, 동작전압 1.2V에서 91mW의 전력을 소모한다. 시뮬레이션 결과 2.0GS/s 샘플링 주파수에서 20MHz의 입력 주파수와 Nyquist 주파수인 1.0GHz 입력신호에 대하여 동일하게 26.0dB의 SNDR과 4.0비트의 ENOB특성을 확보하였다. In this paper, a 5-bit 2-GS/s 2-way time interleaved pipeline ADC for high-speed serial link receiver is demonstrated. Implemented as a current-mode amplifier, the stage ADC simultaneously processes the tracking and residue amplification to achieve higher sampling rate. In addition, each stage incorporates a built-in 1-tap FIR equalizer, reducing inter-symbol-interference (ISI)without an extra digital post-processing. The ADC is designed in a 110nm CMOS technology. It comsumes 91mW from a 1.2-V supply. The area excluding the memory block is $0.58{\times}0.42mm^2$. Simulation results show that when equalizer is enabled, the ADC achieves SNDR of 25.2dB and ENOB of 3.9bits at 2.0GS/s sample rate for a Nyquist input signal. When the equalizer is disengaged, SNDR is 26.0dB for 20MHz-1.0GHz input signal, and the ENOB of 4.0bits.
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채널 등화기를 내장한 2.0GS/s 5비트 전류 모드 ADC 기반 수신기
문종호(Jong-Ho Moon),정우철(Woo-Chul Jung),김진태(Jin-Tae Kim),권기원(Kee-Won Kwon),전영현(Young-Hyun Jun),전정훈(Jung-Hoon Chun) 대한전자공학회 2012 전자공학회논문지 Vol.49 No.12
본 논문에서는 고속 직렬 링크에 사용할 수 있는 5비트 2.0GS/s 2-way time interleaved 파이프라인 ADC 기반의 수신기를 소개한다. 샘플링 주파수를 높이기 위해, ADC 각 단은 트랙킹과 증폭이 동시에 수행되는 전류 모드 구조를 사용하였다. 또한 ADC 각단에 1-tap FIR 등화기를 탑재하여 별도의 디지털 후처리 없이 채널의 ISI를 감소시켰다. 제안한 수신기는 110nm 공정을 사용하여 설계하였다. 메모리를 제외한 수신기는 0.58×0.42㎟의 크기를 갖고, 동작전압 1.2V에서 91mW의 전력을 소모한다.. 시뮬레이션 결과 2.0GS/s 샘플링 주파수에서 20MHz의 입력 주파수와 Nyquist 주파수인 1.0GHz 입력신호에 대하여 동일하게 26.0dB의 SNDR과 4.0비트의 ENOB특성을 확보하였다. In this paper, a 5-bit 2-GS/s 2-way time interleaved pipeline ADC for high-speed serial link receiver is demonstrated. Implemented as a current-mode amplifier, the stage ADC simultaneously processes the tracking and residue amplification to achieve higher sampling rate. In addition, each stage incorporates a built-in 1-tap FIR equalizer, reducing inter-symbol-interference (ISI)without an extra digital post-processing. The ADC is designed in a 110nm CMOS technology. It comsumes 91mW from a 1.2-V supply. The area excluding the memory block is 0.58×0.42㎟. Simulation results show that when equalizer is enabled, the ADC achieves SNDR of 25.2dB and ENOB of 3.9bits at 2.0GS/s sample rate for a Nyquist input signal. When the equalizer is disengaged, SNDR is 26.0dB for 20MHz-1.0GHz input signal, and the ENOB of 4.0bits.
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