1990년도 추계 학술강연 및 발표대회 개요 - 재료 · 물성 ( 발표 34 ) Mo 첨가 Ti - rich TiAl polysynthetically twinned crystals 의 소성변형

오명훈,산구정치 (山口正治) 대한금속재료학회 ( 구 대한금속학회 ) 1990 대한금속재료학회 학술대회 개요집 Vol.1990 No.1

1992년도 춘계 학술강연 및 발표대회 개요 - 재료물성 ( 발표 70 ) : 금속간화합물 TiAl 의 기계적 성질에 미치는 환경의 영향

오명훈,산구정치 (山口正治) 대한금속재료학회 ( 구 대한금속학회 ) 1992 대한금속재료학회 학술대회 개요집 Vol.1992 No.1

국내외 클라우드 컴퓨팅 표준화 동향

오명훈,이강찬,김성운,김학영,최완,Oh, M.H.,Lee, K.C.,Kim, S.W.,Kim, H.Y.,Choi, W. 한국전자통신연구원 2014 전자통신동향분석 Vol.29 No.4

클라우드 컴퓨팅은 확장 가능한 물리적/가상 공유 자원에 주문형(on-demand) 형태로 네트워크 접근을 가능케하는 컴퓨팅 패러다임을 의미하며, 사용자가 애플리케이션, 플랫폼, 자원을 네트워크를 통해 공급자로부터 지원받는 IT 서비스 형태로 진화해 왔다. 이에 따라, 클라우드 컴퓨팅기술의 발전과 함께 관련 시장이 급속도로 성장하고 있으며, 관련 표준화도 국내외적으로 이슈화되고 있다. 본고에서는 ITU-T와 ISO/IEC JTC 1을 중심으로 한 국제 공적 표준기구와 여러 사실화 표준기구의 최근 클라우드 컴퓨팅 표준화 동향을 조사한다. 또한, 국제 표준화에 대응하는 국내 표준화 활동현황도 요약하여 분석한다.

2차원 곡면형 전극에서 정전기 흡착력의 아이소-지오메트릭 해석

오명훈,김재현,김현석,조선호,Oh, Myung-Hoon,Kim, Jae-Hyun,Kim, Hyun-Seok,Cho, Seonho 한국전산구조공학회 2021 한국전산구조공학회논문집 Vol.34 No.4

본 논문에서는 정전기 흡착패드를 구성하는 곡면형 전극의 기하학적 엄밀성을 고려하기 위해 정전기 문제에 대하여 CAD에서 사용하는 NURBS 기저함수를 직접 사용하는 아이소-지오메트릭 해석 기법을 도입하였다. 정전기 흡착력을 곡선 접촉면에서 구하는데 법선 벡터의 영향이 크므로 엄밀한 기하형상을 고려하는 아이소-지오메트릭 해석이 강점을 갖는다. 수치 예제를 통해 곡면과 평면에서 반복 구조의 유무에 따른 파라메터 연구를 수행하여 곡면형 전극의 흡착력이 좋은 성능을 가짐을 보였다. 정전기 흡착력의 성분을 분석하였을 때 정전기 흡착력의 차이는 법선 성분 전기장의 증가로 인한 것으로 파악되었다. 결론적으로 곡면형 전극에서도 전극 사이 거리가 가까워지는 아래로 볼록인 경우가 가장 성능이 좋고, 위로 볼록인 경우에는 성능이 가장 낮음을 보였다. In this study, an isogoemetric analysis (IGA) method that uses NURBS (Non-Uniform Rational B-Spline) basis functions in computer-aided design (CAD) systems is employed to account for the geometric exactness of curved electrodes constituting an electro-adhesive pad in electrostatic problems. The IGA is advantageous for obtaining precise normal vectors when computing the electro-adhesive forces on curved surfaces. By performing parametric studies using numerical examples, we demonstrate the superior performance of the curved electrodes, which is attributed to the increase in the normal component of the electro-adhesive forces. In addition, concave curved electrodes exhibit better performance than their convex counterparts.

멀티미디어 확장 프로세서의 명령어 집합 구조에 관한 연구

오명훈,이동익,박성모,O, Myeong-Hun,Lee, Dong-Ik,Park, Seong-Mo 대한전자공학회 2001 電子工學會論文誌-SD (Semiconductor and devices) Vol.38 No.6

최근의 멀티미디어의 발달에 따라 범용 프로세서에서 멀티미디어 데이터를 효과적으로 처리하려는 연구가 계속되고 있다. 본 논문에서는 범용 프로세서 안에서 멀티미디어 데이터를 효율적으로 처리할 수 있는 명령어들과 그 프로세서의 구조를 제안하고 이를 HDL(Hardware Description Language)로 행위 레벨에서 기술하고 시뮬레이션 하였다. 제안된 멀티미디어 명령어는 특성에 따라 7개의 그룹에 총 48개의 명령어로 구성되며 64비트 데이터 안에서 각각 8비트의 8바이트, 16비트의 4하프워드, 32비트의 2워드의 subword 데이터들을 병렬 처리한다. 모델링된 프로세서는 오픈 아키텍처(Open Architecture)인 SPARC V.9의 정수연산장치에 기반을 두었으며 하바드 구조를 지닌 5단 파이프라인 RISC 형태이다. As multimedia technology has rapidly grown recently, many researches to process multimedia data efficiently using general-purpose processors have been studied. In this paper, we proposed multimedia instructions which can process multimedia data effectively, and suggested a processor architecture for those instructions. The processor was described with Verilog-HDL in the behavioral level and simulated with CADENCE$^{TM}$ tool. Proposed multimedia instructions are total 48 instructions which can be classified into 7 groups. Multimedia data have 64-bit format and are processed as parallel subwords of 8-bit 8 bytes, 16-bit 4 half words or 32-bit 2 words. Modeled processor is developed based on the Integer Unit of SPARC V.9. It has five-stage pipeline RISC architecture with Harvard principle.e.

Asynchronous 2-Phase Protocol Based on Ternary Encoding for On-Chip Interconnect

오명훈,김성운 한국전자통신연구원 2011 ETRI Journal Vol.33 No.5

Level-encoded dual-rail (LEDR) has been widely used in on-chip asynchronous interconnects supporting a 2-phase handshake protocol. However, it inevitably requires 2N wires for N-bit data transfers. Encoder and decoder circuits that perform an asynchronous 2-phase handshake protocol with only N wires for N-bit data transfers are presented for on-chip global interconnects. Their fundamentals are based on a ternary encoding scheme using current-mode multiple valued logics. Using 0.25 um CMOS technologies, the maximum reduction ratio of the proposed circuits, compared with LEDR in terms of power-delay product, was measured as 39.5% at a wire length of 10 mm and data rate of 100 MHz.

GALS 시스템에서의 저비용 데이터 전송을 위한 QDI 모델 기반 인코더/디코더 회로 설계

오명훈 대한전자공학회 2006 電子工學會論文誌-SD (Semiconductor and devices) Vol.43 No.1

Conventional delay-insensitive (DI) data encodings usually require 2N+1 wires for transferring N-bit. To reduce complexity and power dissipation of wires in designing a large scaled chip, an encoder and a decoder circuits, where N-bit data transfer can be performed with only N+1 wires, are proposed. These circuits are based on a quasi delay-insensitive (QDI) model and designed by using current-mode multiple valued logic (CMMVL). The effectiveness of the proposed data transfer mechanism is validated by comparisons with conventional data transfer mechanisms using dual-rail and 1-of-4 encodings through simulation at the 0.25 um CMOS technology. In general, simulation results with wire lengths of 4 mm or larger show that the CMMVL scheme significantly reduces delay-power product (D*P) values of the dual-rail encoding with data rate of 5 MHz or more and the 1-of-4 encoding with data rate of 18 MHz or more. In addition, simulation results using the buffer-inserted dual-rail and 1-of-4 encodings for high performance with the wire length of 10 mm and 32-bit data demonstrate that the proposed CMMVL scheme reduces the D*P values of the dual-rail encoding with data rate of 4 MHz or more and 1-of-4 encoding with data rate of 25 MHz or more by up to 57.7 % and 17.9 %, respectively. 기존의 지연 무관 (Delay-Insensitive(DI)) 데이터 인코딩 방식은 N 비트 데이터 전송에 물리적으로 2N+1 개의 도선이 필요하다. GALS(Globally Asynchronous Locally Synchronous) 시스템과 같은 대규모 칩 설계 시에 많은 도선 수로 인해 발생할 수 있는 전력 소모와 설계 복잡성을 줄이기 위해, 의사지연 무관 (Quasi Delay-Insensitive(QDI)) 모델에 기반하고, N+1 개의 도선으로 N 비트 데이터를 전송할 수 있는 인코더와 디코더 회로를 설계한다. 이 회로들은 전류모드 다치 논리 회로(Current-Mode Multiple Valued Logic(CMMVL))를 사용하여 설계되었으며, 도선수를 줄임으로써 파생되는 효율성을 검증하기 위해 0.25 um CMOS 공정에서 기존의 DI 인코딩 방식인 dual-rail 방식 및 1-of-4 방식과 delay-power product (D*P) 값 측면에서 비교하였다. HSPICE를 통한 모의실험 결과 4 mm 이상의 도선의 길이에서, dual-rail 방식과는 5 MHz의 data rate 이상에서, 1-of-4 방식과는 18 MHz의 data rate 이상에서 제안된 CMMVL 방식이 유리하였다. 또한, 긴 도선에 버퍼를 장착한 dual-rail 방식, 1-of-4방식과의 비교에서도 개선된 CMMVL 방식이 10 mm 도선, 32 비트 데이터 전송에서 각각 4 MHz, 25 MHz data rate 이상에서 최대 57.7 %와 17.9 %의 D*P 값 감소 효과를 나타냈다.

Architectural Design Issues in a Clockless 32 Bit Processor Using an Asynchronous HDL

오명훈,김영우,곽상훈,신치훈,김성남 한국전자통신연구원 2013 ETRI Journal Vol.35 No.3

As technology evolves into the deep submicron level, synchronous circuit designs based on a single global clock have incurred problems in such areas as timing closure and power consumption. An asynchronous circuit design methodology is one of the strong candidates to solve such problems. To verify the feasibility and efficiency of a largescale asynchronous circuit, we design a fully clockless 32-bit processor. We model the processor using an asynchronous HDL and synthesize it using a tool specialized for asynchronous circuits with a top-down design approach. In this paper, two microarchitectures, basic and enhanced, are explored. The results from a pre-layout simulation utilizing 0.13-μm CMOS technology show that the performance and power consumption of the enhanced microarchitecture are respectively improved by 109% and 30% with respect to the basic architecture. Furthermore, the measured power efficiency is about 238 μW/MHz and is comparable to that of a synchronous counterpart.

비동기식 프로세서 설계 기법을 통한 저전압 동작 특성 분석과 전자기파 방사량 측정 분석

오명훈,김학영,이정근 한국정보기술학회 2014 한국정보기술학회논문지 Vol. No.

In an asynchronous circuitry, the current consumption is distributed over time and, hence, its corresponding emission of electro-magnetic interference (EMI) can be reduced. Moreover, an asynchronous circuitry can guarantee the functionality at lower operating voltage than nominal supply voltage due to the absence of a global clock signal. To evaluate such characteristics of low-voltage operations and EMI emission in asynchronous circuits, we implemented synchronous and asynchronous MIPS processor cores on a commercial FPGA and measured EMI emission and performance of both versions. EMI emission peaks were observed at every harmonic frequency bands of 50MHz clock frequency and the maximum emission peak of the asynchronous MIPS (62.08dBμV) is lower than the synchronous one (67.25dBμV). It is also observed that the asynchronous MIPS is superior to the synchronous counterpart in terms of reliability in the experiment using lower operating voltage (3.2V) than nominal voltage (5.V). 비동기식 회로는 발생 전류가 분산되어 피크 전류가 감소되어 상대적으로 낮은 전자기파를 방출하며, 저전압 환경에서도 올바른 동작을 수행하는 장점을 갖고 있다. 본 논문에서는 이러한 특성을 실측하기 위해, MIPS에 기반을 둔 동일한 명령어 셋을 갖는 비동기식, 동기식 프로세서를 설계하여 FPGA에서 구현한 후, EMI 방출 및 저전압에서의 동작을 실험하였다. 실험 결과, 클록 주파수인 50MHz의 하모닉 주파수 대역에서 방출 피크가 관찰되었으며, 최대 방출 피크치는 동기식 (67.25dBμV)에 비해 비동기식 (62.08dBμV)이 더 낮았다. 특히 600MHz 이상의 고주파 대역에서 비동기식의 방출 피크치가 현저히 감소하였다. 또한, FPGA의 동작 전압인 5V보다 낮은 3.2V 이하에서 동기식 MIPS의 급격한 성능 감소를 보였고, 반면 비동기식 MIPS는 2.6V까지 원래 성능의 50%를 유지하였다.

비동기식 회로 설계 기술

오명훈,김영우,신치훈,김성남,Oh, M.H.,Kim, Y.W.,Shin, C.H.,Kim, S.N. 한국전자통신연구원 2009 전자통신동향분석 Vol.24 No.6

비동기식 회로는 전역 클록이 없이 모듈끼리의 핸드셰이크 프로토콜에 의해 데이터를 동기화하고, 전송하는 회로로 전역 클록에 기반한 동기식 회로에 비해 전역 클록으로 인한 문제점들, 예를 들면, 타이밍 종결 문제, 전력 소모 문제, 다중 클록 도메인 설계 문제 등에서 이점을 갖는다. 최근에는 이 두 가지 회로의 장점을 모아 서로 다른 클록에 기반한 비교적 작은 규모의 동기식 모듈을 기반으로 모듈끼리의 데이터 전송을 비동기식으로 수행하는 GALS 구조도 많이 연구되고 있다. 본 고에서는 이러한 비동기식 회로를 위한 설계 방식을 설명하기 위해 먼저, 비동기식 회로의 특성과 설계 동향, 설계 방식에 영향을 미치는 핸드셰이크 프로토콜 및 지연 모델을 소개한다. 그리고, 크게 세가지의 설계 방식을 간단한 예제를 통해 설명한다.