4차 산업혁명과 방사선기술

염기수 대한방사선방어학회 2021 대한방사선방어학회 학술발표회 논문요약집 Vol.2021 No.04

ESD 시뮬레이션과 TLP 측정해석을 위한 TCAD calibration methodology 개발

염기수 대전산업대학교 반도체기술연구소 2000 半導體技術硏究所報 Vol.2 No.-

ESD(Electro-Static Discharge) 보호회로용 nMOSFET에 대하여 TCAD 시뮬레이션을 수행하기 위한 새로운 parameter calibration 방법론을 제안하였다. ESD 특성 측정방법의 하나인 TLP(Transmission Line Pulsing)측정을 이용하는 경우, ESD 입력에 대하여 시간변화에 따른 소자의 특성을 파악할 수 있기 때문에 최근 많은 관심을 받고 있다. 본 논문에서는 TLP 측정의 해석방법과 TCAD simulation, 그리고 parameter calibration의 방법론을 제시하였다. New methodology of parameter calibration is proposed for TCAD simulation of nMOSFET in ESD(Electro-Static Digcharge) protection circuits. Recently, TLP(Transmission Line Pulsing) measurement has received great interest due to the ability of analyzing device characteristics when ESD pulse is applied to the ESD protection circuits. This paper describes new methodology of analyzing TLP measurement, TCAD simulation, and parameter calibration.

Non-local impact ionization 현상해석을 위한 local model 개발

염기수 대전산업대학교 반도체기술연구소 2000 半導體技術硏究所報 Vol.2 No.-

Non-local ionization 현상의 해석에 사용될 수 있는 새로운 local model이 제시되었다. 새로운 모델은 임의의 점에서 가상의 선형 전기장과 path integral로 계산되는 유효전기장의 값을 이용한다. 이 모델은 불순물 농도, 전자 및 홀 농도, 전기장의 기울기 등의 local 변수만을 이용함으로써 기존의 drift-diffusion 소자 시뮬레이터에 쉽게 적용될 수 있다. 결과를 Monte Carld 시뮬레이션과 비교하여 새로운 모델이 non-local 현상을 잘 설명하는 것을 확인할 수 있었다. A new local model for impact ionization coefficients is proposed to account for a non-local effect. New model uses an effective electric field which comes from the path integral of a tangent electric field at an arbitrary point. The model consists of local veriables, such as doping concentration, carrier concentration and gradient of the field, and can be easily applied to a conventional drift-diffusion device simulator. By comparing the results with Monte Carlo simulation, it is confirmed that new model explains the non-local effect fairly well.

외부 전계 링을 갖는 LDMOST의 항복전압 특성

오동주,염기수,Oh Dong-joo,Yeom Kee-soo 한국정보통신학회 2004 한국정보통신학회논문지 Vol.8 No.8

본 논문에서는 차세대 RF 전력 소자로 기대하고 있는 LDMOST의 BV(Breakdown; 항복전압) 특성을 향상시키는 새로운 구조를 제안하였다. 제안한 구조는 외부 전계 링이라 하며 드리프트 영역 둘레에 3차원적인 구조로 형성된다. 외부 전계 링은 드리프트 영역에서 전계를 완화시키는 역할을 함으로써 BV 특성을 향상시키는 효과를 얻을 수 있다. 3차원 TCAD 시뮬레이션 결과, 외부 전계 링의 접합깊이와 도핑 농도의 증가에 따라 LDMOST의 BV가 증가함을 확인할 수 있었다. 따라서 기존의 p+ sinker 공정을 사용하여 외부 전계 링 구조를 추가한다면 LDMOST의 BV 특성을 크게 향상 시킬 수 있다. In this paper, we have proposed a new structure of LDMOST, which has been expected as a next generation RF power device, to improve the BV(Breakdown Voltage) characteristics. The proposed structure, named external field ring, is formed around a drift region by the three dimensional structure. The external field ring relieves the electric field in the drift region and improves the BV characteristics. By the three dimensional TCAD simulations, it was found that the BV of LDMOST was increased by the increase of the junction depth and doping concentration of the external field ring. Therefore, the BV characteristics of the LDMOST can be remarkably improved by addition of external field ring using an existing p+ sinker process.

2.4 GHz ZigBee 응용을 위한 CMOS LNA 설계 최적화

조인신,염기수 한밭대학교 2007 한밭대학교 논문집 Vol.5 No.1

본 논문에서는 2.4 GHz ZigBee 응용을 위한 CMOS Low-Noise Amplifier (LNA) 를 설계하였다. 캐스코드 구조를 사용하여 잡음을 억제하고 이득을 향상시켰으며 저전력, 저잡음 및 선형 특성을 만족하기 위해서 최적화하였다. TSMC 0.18 μm CMOS 공정을 이용한 LNA 설계 과정과 모의실험 결과를 제시하였 다. Cadence Spectre를 이용한 모의실험 해 본 결과, 1.0 V의 전압이 인가될 때 1.51 mW의 낮은 전력을 소모하고, 0.46 dB 의 최소 잡음 지수 그리고 -8.88 dBm의 IIP3를 확인하였다 또한 15 dB의 최대 이득, 15 dB와 - 37.8 dB의 엽 · 출력 반사 손설 그리고 -40.9 dB의 역방향 격리도를 보였다. CMOS Low- Noise Amplifier (LNA) has been designed for 2.4 GHz ZigBee application. The noise is suppressed and the gain is improved by cascode architecture. The characteristics of LNA is optimized to satisfy low power, low noise figure and high linearity. In this paper, LNA design procedure and simulation results using TSMC 0.18 띠n CMOS process are presented. The simulation results from Cadence Spectre show that the LNA has a extremely low power dissipation of 1.51 m W with a VDD of 1.0 V, noise figure of 0.46 dB and IIP3 of -8.88 dBm. The LNA also has a maximum gain of 15 dB, input return loss of -15 dB, output return loss of 一37.8 dB and reverse isolation of 40.9 dB

Flyback 방식을 이용한 on-wafer용 HBM ESD 테스터 구현

박창근,염기수 한국정보통신학회 2002 한국정보통신학회논문지 Vol.6 No.7

We made ESD tester to measure ESD threshold voltage of semiconductor devices. The HBM ESD test is the most popular method to measure the ESD threshold voltage of MMSIC. We use flyback method which is one of the DC-DC converter to get high ESD voltage. With flvback method, we can isolate the 1ow voltage part from the high voltage part of HBM ESD tester. We use an air gap of the relay which is used for switch to satisfy the rise time of ESD standard(MIL-STD). As a result, with the flyback method and the air gap of relay, we can make ESD tester whose parasitic components are minimized. 반도체 소자의 정전기 내성을 알아보기 위해 필요한 HBM ESD 테스터를 작자하였다 .HBM ESD 테스트는 MMIC의 정전기 내성을 측정하는 데 가장 많이 사용하는 방식이다. 고전압의 ESD 신호론 얻기 위하여 DC-DC converter의 일종인 flyback 방식온 도입하였다. Flyback 방식으로 제자된 HBM ESD 테스터는 고전압 부분과 저전압 부분을 서로 격리시킬 수 있는 장점이 있다 스위치로 사용된 relay의 air gap을 이용하여 정전기의 rise time이 국제 규격에 맡도록 설계하였다. 결과적으로, flyback 방식과 relay의 air gap을 이용하여 기생 성분이 최소화된 ESD 테스터를 제작하였다.

TCAD를 이용한 내부 전계 링을 갖는 LDMOST의 항복전압 특성 분석

오동주,염기수 한밭대학교 정보통신전문대학원 2005 정보통신전문대학원 논문집 Vol.3 No.1

내부 전계 링을 갖는 LDMOST는 상대적으로 간단한 공정과 소자 구조를 가지면서도 BV 특성을 크게 향상 시킬 수 있다. 본 논문에서는 내부 전계 링을 갖는 LDMOST에서 내부 전계 링의 파라미터 변화에 따른 BV 특성을 이차원 TCAD 시뮬레이션을 이용하여 분석하였다. 계산에 사용된 내부 전계 링의 파라미터는 링 사이즈, p-well과 링 사이거리, 이온주입 도즈량, 이온주입 에너지이다. 본 연구의 TCAD 시뮬레이션 결과는 내부 전계 링을 갖는 LDMOST의 소자 최적화에 사용될 수 있을 것으로 기대된다. LDMOST with internal field ring can improve BV characteristics remarkably with relatively simple process and device structure. In this paper, the BV characteristics of LDMOST with internal field ring were analyzed using two dimensional TCAD simulations. The size of the ring, distance between the p-well and the ring, the dose of ion implantation, and the energy of ion implantation were used as parameters of the internal field ring. It is expected that the TCAD simulation results can be used in the device optimization of LDMOST with internal field ring.

전류 재사용 기법을 이용한 저전력 CMOS LNA 설계

조인신,염기수,Cho In-Shin,Yeom Kee-Soo 한국정보통신학회 2006 한국정보통신학회논문지 Vol.10 No.8

This paper presents a design of low power CMOS LNA(Low Noise Amplifier) for 2.4 GHz ZigBee applications that is a promising international standard for short area wireless communications. The proposed circuit has been designed using TSMC $0.18{\mu}m$ CMOS process technology and two stage cascade topology by current reuse technique. Two stage cascade amplifiers use the same bias current in the current reused stage which leads to the reduction of the power dissipation. LNA design procedures and the simulation results using ADS(Advanced Design System) are presented in this paper. Simulation results show that the LNA has a extremely low power dissipation of 1.38mW with a supply voltage of 1.0V. This is the lowest value among LNAs ever reported. The LNA also has a maximum gain of 13.38dB, input return loss of -20.37dB, output return loss of -22.48dB and minimum noise figure of 1.13dB. 본 논문에서는 단거리 무선 통신의 새로운 국제 표준으로 부상하고 있는 2.4 GHz ZigBee 응용을 위한 저전력 CMOS LNA(Low Noise Amplifier)를 설계하였다. 제안한 구조는 전류 재사용 기법을 이용한 2단 cascade구조이며 회로의 설계에서 TSMC $0.18{\mu}m$ CMOS 공정을 사용하였다. 전류 재사용단은 두 단의 증폭기 전류를 공유함으로써 LNA의 전력 소모를 적게 하는 효과를 얻을 수 있다. 본 논문에서는 LNA설계 과정을 소개하고 ADS(Advanced Design System)를 이용한 모의실험 결과를 제시하여 검증하였다. 모의실험 결과, 1.0V의 전압이 인가될 때 1.38mW의 매우 낮은 전력 소모를 확인하였으며 이는 지금까지 발표된 LNA 중 가장 낮은 값이다. 또한 13.83dB의 최대 이득, -20.37dB의 입력 반사 손실, -22.48dB의 출력 반사 손실 그리 고 1.13dB의 최소 잡음 지수를 보였다.