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- 저자 : 서해준 (검색결과 22 건)
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서해준,정행섭,류기주,조태원,Seo, Hae-Jun,Jung, Haing-Sup,Ryu, Gi-Ju,Cho, Tae-Won 한국전기전자학회 2012 전기전자학회논문지 Vol.16 No.1
본 논문은 스트레인 게이지(strain gauge)식 로드셀(loadcell)의 대표적인 크립오차(creep error)에 대해서 디지털 신호처리방식을 사용한 실용적인 보상법(compensation method)을 제안한다. 신호의 보상방법은 로드셀의 출력응답을 실측해서 보상상수(시정수)와 보상계수를 결정한 후 마이크로프로세서의 내부메모리에 보상상수와 보상계수를 저장한 후 중량값을 디지털로 표시할 시점에 마이크로프로세서에서 연산처리한 크립에러 보상처리값을 로드셀의 출력신호에서 실측한 에러값과 서로 상쇠시키는 보상방법이다. 추가적으로 보상방법을 디지털전자저울에 직접 적용 시험하기 위해서 전용의 보상소프트웨어를 제작한 후 디지털전자저울의 크립특성을 실측해서 보상전 정격출력의 크립오차 0.03%의 로드셀을 정밀디지털전자저울의 허용오차 범위인 0.01%~0.001%이상으로 복잡한 연산처리 없이 정확하게 직접 보상처리하는 실용적인 방법을 제안했다. This paper proposes a practical compensation method by using digital signal processing over the creep error which is representative in strain gauge loadcell. The signal compensation method carry out the simulation by deciding compensation constant (time constant) and coefficient measuring the loadcell output response. Then, compensation constant and coefficient are stored on the microprocessor. By using calculated on microprocessor creep error compensation values, weighting value is showed as a digital signal by reducing error values measured through output signals of loadcell. In addition, we apply error compensation method in order to have a dedicated software for loadcell electronic scale. This technique is useful because it has great influence on error rate reduction that has been produced by conventional electronic scales (0.03%). As a result our technique gives better accuracy (0.01%~0.003%) as what is given by digital electronic scale, while it has less complex operation processing.
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A Study of On-Chip Voltage Down Converter for Semiconductor Devices
서해준,김영운,조태원 한국전기전자학회 2008 전기전자학회논문지 Vol.12 No.1
This paper proposes a new on-chip voltage down converter(VDC), which employs a new reference voltage generator(RVG). The converter adopts a temperature-independence reference voltage generator, and a voltage-up converter. The architecture of the proposed VDC has a high-precision, and it was verified based on a 0.25 1P5M standard CMOS technology. For 2.5V to 1.0V conversion, the RVG circuit has a good characteristics such as temperature dependency of only 0.2mV/, and the voltage-up circuit has a good voltage deviation within ± 0.12% for ± 5% variation of supply voltage VDD. The output voltage is stabilized with ± 1mV for load current varying from 0 to 100mA.
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서해준(Hae-Jun Seo),최승희(Seung-Hee Choi),전수철(Su-Cheol Jeon),한세환(Se-Hwan Han),조태원(Tae-Won Cho) 한국정보기술학회 2010 Proceedings of KIIT Conference Vol.2010 No.-
본 논문은 QVGA급(320×240) OLED 구동 IC에 관련한 기능으로 자동적으로 휘도를 조절하는 ACL기능에 관한 내용이다. ACL 기능은 주변 밝기의 변화에 따라 자동으로 휘도를 조절하여 디스플레이 패널의 불필요한 전력 소비를 줄인다. 검증 방법은 패널에 디스플레이 된 이미지의 변화를 ACL 기능을 적용, 실험하면서 확인하는 방법을 사용하였다. The content in terms of ACL function which adjusts the brightness automatically as a function related to an OLED driver IC design of QVGA(320×240) is presented in this paper. ACL function adjusts luminance automatically as the brightness of adjacent circumstance and unnecessary power consumption of display panel can be reduced. Verification method is that original image is applied to ACL function and compare original image and result image.
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표준 CMOS 공정에서의 LDMOS를 이용한 고속 레벨시프터 설계
서해준(Hae-Jun Seo),안종복(Jong-Bok Ahn),유기주(Gi-Ju Ryu),조태원(Tae-Won Cho) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.11
This paper proposes a new high-speed level shifter using the LDMOS(Laterally Diffused MOS) in the standard CMOS process. The LDMOS is a standard MOSFET device in a 0.18㎛ CMOS process without adding extra mask or process step to realize it. A level shifter uses 5V LDMOSs as voltage clamps to protect 1.8V NMOS switches from high voltage stress the gate oxide. Also, level-up transition from 1.8V to 5V takes only 3㎰ in time. These circuits do not consume static DC power, therefore they are very suitable for low-power and high-speed interfaces in the deep sub-quarter-micron CMOS technologies.
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PLL 적용을 위한 900㎒급 저전압 고속 차지펌프 설계
서해준(Hae-Jun Seo),한세환(Se-Hwan Han),조태원(Tae-Won Cho) 한국정보기술학회 2010 한국정보기술학회논문지 Vol.8 No.2
In this paper, we propose a novel low-voltage and high-speed charge pump for PLL applications. The conventional current steering method charge pump has problems of current spark and charge sharing. In the low-voltage charge pump the switching speed of current mirror MOSFETs is limited. For those problems, the charge pump that we implemented can reduce the influences of current spark and charge sharing due to it's differential construction, hence the waveform of the output shows a stable step. Also the proposed charge pump improves the speed limit of the current mirror MOSFETs. Moreover we use the non full-swing signals to improve the switching speed of the switch MOSFETs. The maximum operating frequency of the proposed charge pump is improved to 900㎒ in 1.5V supply voltage with 15㎂ reference current. The proposed charge pump is implemented in a standard CMOS 0.18㎛ technology and simulated by HSPICE.
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박경순,서해준,윤상일,조태원,Park Kyung-Soon,Seo Hae-Jun,Yoon Sang-Il,Cho Tae-Won 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.8
프리스케일러는 PLL(Phase Locked Loop)의 동작속도를 결정하는 중요한 부분으로서 저전력의 요구조건 또한 만족해야 한다. 따라서 프리스케일러에 적용되는 TSPC(True single pulse clocked) D-플립플롭의 설계가 중요하다. 기존의 TSPC D-플런플롭은 출력단의 글리치(glitch) 문제와 클럭의 프리차지(precharge)구간에서 내부노드의 불필요한 방전으로 인한 소비전력이 증가하는 단점이 있다. 본 논문에서는 프리차지와 방전을 위한 클럭 트랜지스터 패스를 공유함으로서 클럭 트랜지스터의 수를 감소시켰고, 입력 단에 PMOS 트랜지스터를 추가하여 프리차지 구간동안의 불필요한 방전을 차단함으로서 소비전력을 최소화하였다. 또한 출력 단에 mos 트랜지스터를 추가함으로서 글리치 문제를 제거했고, 안정적인 동작을 하는 TSPC D-플립플롭을 제안하였다. 제안된 D-플립플롭을 프리스케일러에 적용시켜 검증한 결과 3.3V에서의 최대동작주파수는 2.92GHz, 소비전력은 10.61mw로 기존의 회로$^[6]$와 비교하였을 때 PDP(Power-Delay-Product) 측면에서 $45.4\%$의 개선된 결과를 얻었다. An prescaler which uses PLL(Phase Locked Loop) must satisfy high speed operation and low power consumption. Thus the performance or TSPC(True Single Phase Clocked) D-flip flops which is applied at Prescaler is very important. Power consumption of conventional TSPC D-flip flops was increased with glitches from output and unnecessary discharge at internal node in precharge phase. We proposed a new D-flip flop which reduced two clock transistors for precharge and discharge Phase. With inserting a new PMOS transistor to the input stage, we could prevent from unnecessary discharge in precharge phase. Moreover, to remove the glitch problems at output, we inserted an PMOS transistor in output stage. The proposed flip flop showed stable operations as well as low power consumption. The maximum frequency of prescaler by applying the proposed D-flip flop was 2.92GHz and achieved power consumption of 10.61mw at 3.3V. In comparison with prescaler applying the conventional TSPC D-flip $flop^[6]$, we obtained the performance improvement of $45.4\%$ in the view of PDP(Power-Belay-Product).
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중국 고대 악률학 개요 -(원제:중국(中國) 고대(古代) 악률학(樂律學) 개술(槪述)
진응시,서해준(번역) 한국동양예술학회 2009 동양예술 Vol.14 No.-
중국 고대의 악률은 일찍이 "音律"이라 일컬었고, 그 뒤에도 "鐘律"·"律呂"·"樂典"·"聲律" 등 기본적인 의미가 상통하는 호칭이 있었다. 그 이후에 또다시 樂學과 律學이라는 학과 명칭이 출현하였다. 현대사회로 진입한 뒤에 樂律學이라는 명칭이 출현을 하였는데, 이것은 바로 학과 성질의 정확한 위치, 학과 내용의 분류에 대하여 진일보된 연구 토론을 요구하게 되었다. 中國古代的"樂律",最早稱"音律",其後亦有"鐘律"、"律呂"、"樂典"、"聲律"等基本意義相通的稱謂。之後又出現了"樂學"、"律學"的學科名稱。進入現代社後又出現了"樂律學"的名稱,這就需要對這壹學科性質的定位、學科內容的分類作進壹步的探討。
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