스트레인 게이지식 로드셀의 고정밀 크립보상

서해준,정행섭,류기주,조태원,Seo, Hae-Jun,Jung, Haing-Sup,Ryu, Gi-Ju,Cho, Tae-Won 한국전기전자학회 2012 전기전자학회논문지 Vol.16 No.1

본 논문은 스트레인 게이지(strain gauge)식 로드셀(loadcell)의 대표적인 크립오차(creep error)에 대해서 디지털 신호처리방식을 사용한 실용적인 보상법(compensation method)을 제안한다. 신호의 보상방법은 로드셀의 출력응답을 실측해서 보상상수(시정수)와 보상계수를 결정한 후 마이크로프로세서의 내부메모리에 보상상수와 보상계수를 저장한 후 중량값을 디지털로 표시할 시점에 마이크로프로세서에서 연산처리한 크립에러 보상처리값을 로드셀의 출력신호에서 실측한 에러값과 서로 상쇠시키는 보상방법이다. 추가적으로 보상방법을 디지털전자저울에 직접 적용 시험하기 위해서 전용의 보상소프트웨어를 제작한 후 디지털전자저울의 크립특성을 실측해서 보상전 정격출력의 크립오차 0.03%의 로드셀을 정밀디지털전자저울의 허용오차 범위인 0.01%~0.001%이상으로 복잡한 연산처리 없이 정확하게 직접 보상처리하는 실용적인 방법을 제안했다. This paper proposes a practical compensation method by using digital signal processing over the creep error which is representative in strain gauge loadcell. The signal compensation method carry out the simulation by deciding compensation constant (time constant) and coefficient measuring the loadcell output response. Then, compensation constant and coefficient are stored on the microprocessor. By using calculated on microprocessor creep error compensation values, weighting value is showed as a digital signal by reducing error values measured through output signals of loadcell. In addition, we apply error compensation method in order to have a dedicated software for loadcell electronic scale. This technique is useful because it has great influence on error rate reduction that has been produced by conventional electronic scales (0.03%). As a result our technique gives better accuracy (0.01%~0.003%) as what is given by digital electronic scale, while it has less complex operation processing.

PLL 적용을 위한 900㎒급 저전압 고속 차지펌프 설계

서해준(Hae-Jun Seo),한세환(Se-Hwan Han),조태원(Tae-Won Cho) 한국정보기술학회 2010 한국정보기술학회논문지 Vol.8 No.2

In this paper, we propose a novel low-voltage and high-speed charge pump for PLL applications. The conventional current steering method charge pump has problems of current spark and charge sharing. In the low-voltage charge pump the switching speed of current mirror MOSFETs is limited. For those problems, the charge pump that we implemented can reduce the influences of current spark and charge sharing due to it's differential construction, hence the waveform of the output shows a stable step. Also the proposed charge pump improves the speed limit of the current mirror MOSFETs. Moreover we use the non full-swing signals to improve the switching speed of the switch MOSFETs. The maximum operating frequency of the proposed charge pump is improved to 900㎒ in 1.5V supply voltage with 15㎂ reference current. The proposed charge pump is implemented in a standard CMOS 0.18㎛ technology and simulated by HSPICE.

디스플레이 구동칩을 위한 ACL 구조의 설계

서해준(Hae-Jun Seo),최승희(Seung-Hee Choi),전수철(Su-Cheol Jeon),한세환(Se-Hwan Han),조태원(Tae-Won Cho) 한국정보기술학회 2010 Proceedings of KIIT Conference Vol.2010 No.-

본 논문은 QVGA급(320×240) OLED 구동 IC에 관련한 기능으로 자동적으로 휘도를 조절하는 ACL기능에 관한 내용이다. ACL 기능은 주변 밝기의 변화에 따라 자동으로 휘도를 조절하여 디스플레이 패널의 불필요한 전력 소비를 줄인다. 검증 방법은 패널에 디스플레이 된 이미지의 변화를 ACL 기능을 적용, 실험하면서 확인하는 방법을 사용하였다. The content in terms of ACL function which adjusts the brightness automatically as a function related to an OLED driver IC design of QVGA(320×240) is presented in this paper. ACL function adjusts luminance automatically as the brightness of adjacent circumstance and unnecessary power consumption of display panel can be reduced. Verification method is that original image is applied to ACL function and compare original image and result image.

표준 CMOS 공정에서의 LDMOS를 이용한 고속 레벨시프터 설계

서해준(Hae-Jun Seo),안종복(Jong-Bok Ahn),유기주(Gi-Ju Ryu),조태원(Tae-Won Cho) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.11

This paper proposes a new high-speed level shifter using the LDMOS(Laterally Diffused MOS) in the standard CMOS process. The LDMOS is a standard MOSFET device in a 0.18㎛ CMOS process without adding extra mask or process step to realize it. A level shifter uses 5V LDMOSs as voltage clamps to protect 1.8V NMOS switches from high voltage stress the gate oxide. Also, level-up transition from 1.8V to 5V takes only 3㎰ in time. These circuits do not consume static DC power, therefore they are very suitable for low-power and high-speed interfaces in the deep sub-quarter-micron CMOS technologies.

고속 저전력 D-플립플롭을 이용한 프리스케일러 설계

박경순,서해준,윤상일,조태원,Park Kyung-Soon,Seo Hae-Jun,Yoon Sang-Il,Cho Tae-Won 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.8

프리스케일러는 PLL(Phase Locked Loop)의 동작속도를 결정하는 중요한 부분으로서 저전력의 요구조건 또한 만족해야 한다. 따라서 프리스케일러에 적용되는 TSPC(True single pulse clocked) D-플립플롭의 설계가 중요하다. 기존의 TSPC D-플런플롭은 출력단의 글리치(glitch) 문제와 클럭의 프리차지(precharge)구간에서 내부노드의 불필요한 방전으로 인한 소비전력이 증가하는 단점이 있다. 본 논문에서는 프리차지와 방전을 위한 클럭 트랜지스터 패스를 공유함으로서 클럭 트랜지스터의 수를 감소시켰고, 입력 단에 PMOS 트랜지스터를 추가하여 프리차지 구간동안의 불필요한 방전을 차단함으로서 소비전력을 최소화하였다. 또한 출력 단에 mos 트랜지스터를 추가함으로서 글리치 문제를 제거했고, 안정적인 동작을 하는 TSPC D-플립플롭을 제안하였다. 제안된 D-플립플롭을 프리스케일러에 적용시켜 검증한 결과 3.3V에서의 최대동작주파수는 2.92GHz, 소비전력은 10.61mw로 기존의 회로$^[6]$와 비교하였을 때 PDP(Power-Delay-Product) 측면에서 $45.4\%$의 개선된 결과를 얻었다. An prescaler which uses PLL(Phase Locked Loop) must satisfy high speed operation and low power consumption. Thus the performance or TSPC(True Single Phase Clocked) D-flip flops which is applied at Prescaler is very important. Power consumption of conventional TSPC D-flip flops was increased with glitches from output and unnecessary discharge at internal node in precharge phase. We proposed a new D-flip flop which reduced two clock transistors for precharge and discharge Phase. With inserting a new PMOS transistor to the input stage, we could prevent from unnecessary discharge in precharge phase. Moreover, to remove the glitch problems at output, we inserted an PMOS transistor in output stage. The proposed flip flop showed stable operations as well as low power consumption. The maximum frequency of prescaler by applying the proposed D-flip flop was 2.92GHz and achieved power consumption of 10.61mw at 3.3V. In comparison with prescaler applying the conventional TSPC D-flip $flop^[6]$, we obtained the performance improvement of $45.4\%$ in the view of PDP(Power-Belay-Product).

새로운 지수연산 블록 구조를 갖는 고속 저전력 베다 곱셈기의 설계

류기주(Gi-Ju Ryu),서해준(Hae-Jun Seo) 산업기술교육훈련학회 2015 산업기술연구논문지 (JITR) Vol.20 No.1

Vedic Mathematics is based on 16 formulas with the purpose of simplification of lengthy and complex mathematics. NND(Nikhilam Navatashcaramam Dashatah) sutra is most efficient algorithm, giving minimum delay for multiplication of all types numbers. In this paper modified vedic multiply algorithm has been devised at architecture level to improve the speed and power of the multiplier. The main idea of the improvement is based on using priority encoder in residue exponent determinant unit. The proposed multiplier results in 45% of speed-up and 42% of reduction of power consumption. This multiplier is composed of Xilinx FPGA and designed RTL(Register Transfer Level) using Xilinx ISE software.

새로운 구조의 전가산기 캐리 출력 생성회로

김영운(Young-Woon Kim),서해준(Hae-Jun Seo),한세환(Se-Hwan Han),조태원(Tae-Won Cho) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.12

가산기는 기본적인 산술 연산 장치로써, 산술 연산 시스템 전체의 속도 및 전력소모에 결정적인 역할을 한다. 단일 비트 전가산기의 성능을 향상시키는 문제는 시스템 성능 향상의 기본적인 요소이다. 본 논문에서는 기존의 모듈Ⅰ과 모듈Ⅲ를 거쳐 출력 Cout을 갖는 XOR-XNOR 구조와는 달리 모듈Ⅰ을 거치지 않고 입력 A, B, Cin에 의해 모듈Ⅲ를 거쳐 출력 Cout을 갖는 새로운 구조를 이용한다. 최대 5단계의 지연단계를 2단계로 줄인 전가산기를 제안한다. 따라서 Cout 출력속도가 향상되어 리플캐리 가산기와 같은 직렬연결의 경우 더욱 좋은 성능을 나타내고 있다. 제안한 1Bit 전가산기는 static CMOS, CPL, TFA, HPSC, TSAC 전가산기에 비해 좋은 성능을 가지고 있다. 가장 좋은 성능을 나타내는 기존의 전가산기에 비해 4.3% 향상된 지연시간을 가지며 9.8%의 향상된 PDP 비율을 갖는다. 제안한 전가산기 회로는 HSPICE 툴을 이용하여 0.18㎛ CMOS 공정에서 전력소모 및 동작속도를 측정하였으며 공급전압에 따른 특성을 비교 하였다. A full adders is an important component in applications of digital signal processors and microprocessors. Thus it is imperative to improve the power dissipation and operating speed for designing a full adder. We propose a new adder with modified version of conventional static CMOS and pass transistor logic. The carry-out generation circuit of the proposed full adder is different from the conventional XOR-XNOR structure. The output Cout of module Ⅲ is generated from input A, B and Cin directly without passing through module I as in conventional structure. Thus output Cout is faster by reducing operation step. The proposed module Ⅲ uses the static CMOS logic style, which results full-swing operation and good driving capability. The proposed 1bit full adder has the advantages over the conventional static CMOS, CPL, TGA, TFA, HPSC, 14T, and TSAC logic. The delay time is improved by 4.3% comparing to the best value known. PDP(power delay product) is improved by 9.8% comparing to the best value. Simulation has been carried out using a 0.18um CMOS design rule for simulation purposes. The physical design has been verified using HSPICE.

리눅스 기반의 유비쿼터스 홈 자동화 시스템 구현

한세환(Se-Hwan Han),서해준(Hae-Jun Seo),김연호(Yeon-Ho Kim),조태원(Tae-Won Cho) 한국정보기술학회 2009 Proceedings of KIIT Conference Vol.2009 No.-

본 논문에서는 센서 네트워크에 기초한 유비쿼터스 홈 자동화 시스템을 구현하였다. 각 가정의 가전기기에센서를 사용하여 다양한 정보 및 서비스에 대한 네트워크를 구축한다고 할 때, Linux를 기반으로 카메라와 PDA기능을 포함한 메인시스템은 로봇처럼 집안을 돌아다니며 모든 기기로부터 받은 정보를 표시하고, 가전기기에 대한 제어가 가능하다. 실내에서는 메인시스템을 통해 서브시스템에 대한 정보를 확인하고 서브시스템을 직접적으로 제어하게 된다. 실외에서는 웹 서버를 이용하여 각 서브시스템에 대한 정보를 얻고 집안 내부의 상황을 카메라를 통해 볼 수 있으며, 원하는 대로 메인시스템을 원격 제어할 수 있게 된다. 메인시스템은 ARM920T를 기반으로 TFT-LCD 터치스크린을 탑재한 LP35에 Linux를 운영체제로 설치하여 QT(GUI프로그램 개발을 위한 툴 킷)로 GUI를 구현하였다. In this paper, we implemented ubiquitous home automation system based on sensor network. Home appliances combine network for various information and services using sensors, then compose subsystem. Linux based Main system with camera and PDA displays various information from appliances and controls all devices. Indoors, we can check information of subsystems and control them using main system. Outdoors, we can monitor subsystems through camera and operate main system by remote control. Main system includes LP35 with ARM920T and TFT-LCD touch screen. Operating system of LP35 is Linux and GUI(Graphic User Interface) is implemented by QT(Toolkit for developing GUI).

고속 동작 및 저전압 PLL을 위한 위상 주파수 검출기 설계

손위(Sun Wei),서해준(Hae-Jun Seo),김영운(Young-Woon Kim),황금주(Kum-Joo Hwang),조태원(Tae-Won Cho) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.11

This paper presents a new PFD circuit which is suitable for the high speed and low voltage PLL. The proposed PFD can operate at 2.2㎓ with a supply voltage of 1.5V and average power dissipation of 0.165㎽. Moreover, the PFD decreases the dead zone to 1㎰. The proposed PFD is designed in a standard CMOS 0.18㎛ technology and simulated by HSPICE.

멀티모드를 적용한 면적 감소된 PGZ 알고리즘 BCH 복호기

조태원(Tea-Won Cho),서해준(Hae-Jun Seo) 한국정보기술학회 2009 한국정보기술학회논문지 Vol.7 No.2

BCH(Bose-Chaudhuri-Hoquenbhem) code, a type of block codes-cyclic codes, has very strong error-correcting ability which is vital for performing the error protection on the memory system. BCH code has many kinds of dual algorithms, PGZ(Pererson-Gorenstein-Zierler) algorithm out of them is advantageous in view of correcting the errors through the simple calculation in t value. However, this is problematic when this becomes 0(divided by zero) in case v ≠ t. In this paper, the circuit would be simplified by suggesting the multi-mode hardware architecture in preparation that v were 0~3. First, production cost would be less thanks to the smaller number of gates. Second, lessening power consumption could lengthen the recharging period. The very low cost and simple datapath make our design a good choice in small-footprint SoC(System on Chip) as ECC(Error Correction Code/Circuit) in memory system.