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SDR 플랫폼에 적합한 고성능 저전력 프로세서의 특징 및 성능
백재현,선우명훈 에스케이텔레콤 (주) 2007 Telecommunications Review Vol.17 No.3
최근의 무선 통신 시장의 성장은 다양한 통신 표준의 경쟁에 의한 결과라 할 수 있으며 이러한 통신 표준에는 WLAN (Wireless Local Area Network), DVB (Digital Video Broadcast), WiMax (Worldwide Interoperability for Microwave Access), WiBro (Wireless Broadband Internet), UWB (Ultra Wide Band) 등이 있다. 각 표준은 유사한 기능을 가지고 있지만 표준에 따라 서로 다른 특징을 지닌다. SDR (Software Defined Radio)은 프로그램 가능한 프로세서를 사용하여 표준 별로 차이가 있는 기능을 동시에 지원하는 유연한 통신 시스템으로 최근 주파수 자원을 효율적으로 사용하기 위해 다양한 연구가 진행 중인 CR (Cognitive Radio) 기술 역시 SDR 통신 시스템을 바탕으로 하고 있다. 본 논문에서는 다양한 표준을 동시에 지원하는 최신의 SDR 플랫폼을 위한 상용 고성능 저전력 프로세서에 대해 소개한다. 특히 SDR 플랫폼을 위한 재구성 가능한 프로세서와 멀티 코어 프로세서에 대해 설명하고 나아가 차세대 SDR 플랫폼에 적합한 특징에 대해서 논한다. 마지막으로 다양한 FFT 연산을 효율적으로 지원할 수 있으며, 다양한 통신 표준에 사용되는 비트 연산을 효율적으로 지원하기 위한 비트 조작 가속기를 갖는 SDR 플랫폼을 위한 ASSP (Application Specific Signal Processor)를 소개한다.
Reed-Solomon 복호기를 위한 새로운 E-DCME 알고리즘 및 하드웨어 구조
백재현,선우명훈,Baek, Jae-Hyun,SunWoo, Myung-Hoon 한국통신학회 2007 韓國通信學會論文誌 Vol.32 No.8a
본 논문에서는 리드-솔로몬(Reed-Solomon) 복호기를 위한 새로운 E-DCME(enhanced degree computationless modified Euclid's) 알고리즘 및 하드웨어 구조를 제안한다. 제안하는 E-DCME 알고리즘은 새로운 초기 조건을 사용하여 기존 수정 유클리드 알고리즘 및 DCME 알고리즘에 비해 $T_{mult}+T_{add}+T_{mux}$의 짧은 최대 전달 지연(critical path delay)를 갖는다. 시스톨릭 에레이(systolic array)를 이용한 제안하는 구조는 키 방정식(key equation) 연산을 위해서 초기 지연 없이 2t-1 클록 사이클만을 필요로 하여 고속의 키 방정식 연산이 가능하다. 또한, 기존 DCME 알고리즘에 비해 사용하는 기본 셀의 개수가 적어 하드웨어 복잡도가 낮다. 전체 3t 개의 기본 셀(basic cell)을 사용하는 E-DCME 구조는 오직 하나의 PE(processing element)를 사용하므로 규칙성(regularity) 및 비례성(scalability)을 갖는다. $0.18{\mu}m$ 삼성 라이브러리를 사용하여 논리합성을 수행한 결과 E-DCME 구조는 18,000개의 게이트로 구성된다. This paper proposes an enhanced degree computationless modified Euclid's(E-DCME) algorithm and its architecture for Reed-Solomon decoders. The proposed E-DCME algorithm has shorter critical path delay that is $T_{mult}+T_{add}+T_{mux}$ compared with the existing modified Euclid's algorithm and the degree computationless modified Euclid's(DCME) algorithm since it uses new initial conditions. The proposed E-DCME architecture employing a systolic array requires only 2t-1 clock cycles to solve the key equation without initial latency. In addition, the E-DCME architecture consisting of 3t basic cells has regularity and scalability since it uses only one processing element. The E-DCME architecture using the $0.18{\mu}m$ Samsung standard cell library consists of 18,000 gates.