Modeling & Performance Evaluation Of a Local Area Network

민상렬,김종상,승운호 한국정보과학회 1984 한국정보과학회 학술발표논문집 Vol.11 No.1

This paper presents a case study of the development of a realistic, but analytically soluble, model of a local area network. Particular attention was paid to the effect of finite buffer, and to contention and interference effects caused by simultaneous resource possession. The system configuration of this local area network includes two host processors, one IMP, three disk units, and several data links.

TCP / IP를 이용한 사용자 군 단위의 가상 전산기 망의 구성에 관한 연구

민상렬,김종상 한국정보과학회 1984 한국정보과학회 학술발표논문집 Vol.11 No.2

본 논문에서는 TCP/IP를 이용하여 Internetwork 상황에서 사용자 군 단위의 가상 전산기를 망을 제안하였다. 이러한 가상 전산기 망에서는 사용자 군 단위로 지명이 가능하므로 Internetwork 하에서 임무 위주의 전산기 망의 구성에 적합하다.

Probabilistic Tree Network 에서의 Optimal한 Facility의 위치 결정 Algorithm ( Algorithm for Optimal Location of Facility on Probabilistic Tree Network )

민상렬,김종상 대한전자공학회 1983 대한전자공학회 학술대회 Vol.1983 No.1

Fokker-Planck 방정식에 의한 K-means 데이터 클러스터링

민상렬(Sang Ryul Min) 한국통신학회 2007 한국통신학회 학술대회논문집 Vol.2007 No.11

공유 레지스터를 이용한 효율적인 프로세서간 통신 및 동기화 기법

민상렬(Sang Lyul Min) 한국정보과학회 1993 정보과학회논문지 Vol.20 No.4

공유 메모리의 접근 제어 시간은 다단계 상호 연결망을 가지는 공유 메모리 다중 프로세서의 성능에 지대한 영향을 끼친다. 이러한 접근 제어 시간을 감소시키기 위하여 캐쉬(cache) 또는 선인출 (prefetch)기법을 사용할 수 있으나, 캐쉬의 경우에는 캐쉬 일관성 유지 문제 때문에, 선인출 기법인 경우에는 동기화에 의한 제약 때문에 그다지 큰 성능 향상을 기대하기 어렵다. 본 논문에서는 이러한 공유 메모리의 접근 제어 시간, 그중에서도 특히 공유 변수의 접근 제어 시간을 줄이기 위하여, 인접한 프로세서 사이에 위치하는 type 1 super register와 상호 연결망 내의 노드(node)에 위치하는 type 2 super register를 제안하였다. 본 논문에서는 이러한 super register를 공유 메모리 대신으로 사용하고 동기화 기법으로 full/empty비트 기법을 사용하는 경우 (1) Do 루프의 효율적인 무순서 (out of order) 수행 (2) 효율적인 동기화와 데이타 이동 (3) 공유 변수의 효율적인 분산에 매우 효과적임을 보였다.또한 본 논문에서는 이러한 super register를 이용한 실제 프로그래밍 예를 통하여 성능 향상을 예를 보였다. The speed of access to shared global memory is a critical aspect in the performance of shared memory multiprocessors interconnected by a multistage interconnection network. Neither shared data caching, because of the difficulty of enforcing cache coherence in this type of architecture, nor shared data prefetching, because of the synchronization problems, appears to be a viable option from the performance viewpoint. In order to reduce the effective fetch time of operands which specify shared read/write variables, we propose the concept of “super registers”. Super registers of type 1 are registers shared by adjacent processors in a bidirectional linear structure. Super registers of type 2 are embedded in the switches of the interconnection network. We show that the combination of access to these registers (rather than to global memory) and synchronizations based on full/empty bits in these registers can be effective for several parallel programming paradigms such as (1) efficient out of order execution of Do loop body (2) efficient synchronizations and data movements (3) distribution of variables, especially of shared arrays. We conclude this paper by showing how super registers would speed up the computation of some example programs.

다중프로세서 UNIX 커널의 병목현상 분석

민상렬(Sang Lyul Min),김길용(Gil Yong Kim) 한국정보과학회 1993 정보과학회논문지 Vol.20 No.10

본 논문은 공유 메모리 다중프로세서 구조를 가진 컴퓨터 시스템의 다중프로세서 UNIX 커널에 대한 성능 측정 내용을 기술하고 있다. 성능 측정에는 다양한 종류의 마이크로(micro)및 마크로(macro) 벤치마크 프로그램들이 프로세서의 갯수별로 수행되었으며, 각각에 대한 경과 시간과 함께 커널의 lock 경쟁에 대한 자료가 수집되었다. 이 자료의 분석을 통하여 커널의 run queue와 buffer free list의 spin lock에 대한 경쟁률이 매우 높음을 발견하였으며 (6개의 CPU에 대하여 각각 52%와 37%), 따라서 운영체제의 프로세스 스케쥴링 기능과 버퍼 관리 기능에 병목현상이 발생하고 있음을 알 수 있었다. 또한, 본 연구에서는 인터럽트 처리 루틴들이 경쟁률이 높은 이 두 lock들에 대하여 spinning함으로써 크게 지연되고 있음을 발견하였다. 한편, 여섯개의 프로세서들로 이루어진 다중 프로세서상에서의 벤치마크 수행에 대한 커널 프로화일링의 결과는 전체 수행 시간(CPU time)의 약 22%가 이 두 spin lock의 획득을 위해 소요되고 있음을 보여줌으로써, 두 lock에 대한 경쟁으로 인한 시스템 성능의 저하가 얼마나 심각한지를 보여주고 있다. 결론적으로, 본 연구는 위의 두 lock에 대한 경쟁의 해소가 시스템의 성능과 확장성을 크게 향상시킬 수 있음을 보였다. This paper presents the performance measurements of a UNIX kernel for a shared-memory multiprocessor. As a methodology, we adopt micro and macro benchmarking for the varying numbers of processors and present the results in terms of the total execution times and lock contention rates. The analysis of performance measurements shows that the contention rates for the run queue lock and the buffer free list lock are very high (52% and 37% for 6 CPUs, respectively). This indicates that the process scheduling routine and the buffer free list management routine are the major bottlenecks of the multiprocessor operating system we analyzed. The results also show that the interrupt processing is severely delayed due to the spinning on the aforementioned locks. As a result, the performance of the multiprocessor system is severely crippled by the contention for the above locks (about 22% of the total CPU time is spent for the spinning on the above two locks). This paper concludes that the elimination of contention on the two locks will greatly improve the performance and scalability of the system.

RISC 프로세서를 위한 시간분석 도구의 자동 생성

민상렬(Sang Lyul Min),신현식(Heonshik Shin),이병도(Byung-Do Rhee) 한국정보과학회 1995 정보과학회논문지 : 시스템 및 이론 Vol.22 No.11

실시간 시스템에 사용되는 RISC 프로세서에서 프로그램의 최악 실행시간을 정확하게 계산하기 위하여는 명령어 파이프라인과 캐쉬메모리의 시간적 영향을 고려하여야 한다. 이들의 시간적 형태의 분석을 위하여 확장 타이밍스키마 기법과 이에 기초한 기계 종속적인 시간분석 도구가 이용되고 있다. 이 논문에서는 시간분석 도구의 기계 종속성 문제를 해결하여 이식성을 높이기 위한 방법으로 시간분석 도구 생성기를 제안한다. 시간분석 도구 생성기는 입력으로 주어지는 마이크로 프로세서의 아키텍쳐 사양으로부터 추출한 기계 종속적인 정보를 사용하여 목표 프로세서의 시간분석 도구를 자동 생성한다. 시간분석 도구 생성기는 다양한 마이크로프로세서의 연구개발과 계속적인 아키텍쳐의 진화에 유연하게 대처할 수 있는 수단을 제공한다. Real-time systems with RISC processors require that timing effects of pipelined execution and cache memory should be accurately analyzed to predict the worst case execution time of a program. For the analysis of their timing behavior, a timing analysis method, called extended timing schema, and a machine-dependent timing tool based on this schema have been developed. We propose a retargetable timing analyzer generator (RTAG) to resolve the machine-dependency problem of the timing tool and improve its portability The RTAG automatically generates a pipeline analyzer using machine-specific information extracted from an architecture description of microprocessor which is given as input data. It provides a powerful tool that, with high flexibility, enables us to cope with the rapid progress in microprocessor technologies which continue to evolve and diversify.

수정된 프로그램을 위한 부분 Compiling 방법

민상렬(Sang Yul Min),최훈(Hoon Choi) 한국정보과학회 1983 정보과학회논문지 Vol.10 No.1

현 시스템에서는 Text Editing 으로 프로그램에 부분적인 수정을 가한 경우에도 프로그램 전체를 새로 Compile 시켜야 한다. 따라서 이런 작업이 여러번 반복될 경우 많은 양의 시스템 Time을 소모하게 된다. 본 논문에서 제안한 시스템은 전 단계 Compiling 을 통해 저장된 특정한 정보들을 이용, 수정된 부분만을 Compile 하므로 시스템 Time 중 불필요한 Compiling 에서 사용되는 부분을 줄이고 System 의 Performance를 증진시킨다. In current compiling system, it is necessary to re-compile the whole program when the program is modified by text editing. As a result of frequent re-compiling, much' computing time is wasted. This paper presents a new compiling system that compiles only the modified portion of the program using information from the prior compiling. Thus, it can eliminate needless compiling time and enhance system performance.

"병렬 컴퓨터 시스템" 특집을 내면서

선우명훈,민상렬,표삼수,윤한섭 한국정보과학회 1996 정보과학회지 Vol.14 No.6

페이지 정렬을 이용한 효과적인 동의어 문제 해결 기법에 관한 연구

김제성,민상렬,전상훈,안병철,정덕균,김종상 대한전자공학회 1996 전자공학회논문지-B Vol.b33 No.2

This paper proposes a cost-effective solution to the synonym problem of virtual caches. In the proposed solution, a minimal hardware addition guarantees the correctness whereas the software counterpart helps improve the performance. The key to this proposed solution is an addition of a small physically-indexed cache called U-cache. The U-cache maintains the reverse translation information of the cache blocks that belong to unaligned virtual pages only, where aligned measns that the lower bits of the virtual page number match those of the corresponding physical page number. The page alignment is a simple software optimization to improve the performance of the U-cche hardware. With the combination of both hardware and software, the proposed solution reduces the hardware costs and minimizes software modification and performance degradation. Performance evaluation base on ATUM traces shows that a U-cache, with only a few entries, performs almost as well as fully-configured hardware-based solution when more than 95% of the pages are aligned.