성견의 3급 이개부 병변에서 성형성 합성 펩타이드 젤의 치주재생 능력에 관한 실험적 연구

김정범,박윤정,이상철,김태일,설양조,이용무,구영,류인철,한수부,정종평,Kim, Jeong-Beom,Park, Yoon-Jeong,Lee, Sang-Cheol,Kim, Tae-Il,Seol, Yang-Jo,Lee, Yong-Moo,Gu, Young,Rhyu, In-Chul,Han, Soo-Boo,Chung, Chong-Pyoung 대한치주과학회 2008 Journal of Periodontal & Implant Science Vol.38 No.4

Purpose: Osteopontin is one of the major non-collagenous protein of hard tissue. Use of peptide domain of biologically active protein has some advantages. The objective of this experimental study is evaluation of periodontal regenerative potency of synthetic peptide gel which containing collagen binding domain of osteopontin in the degree III periodontal defect of beagle dogs. Material and Methods: Experimental degree III furcation defect was made in the mandibular third and fourth premolar of beagles. Regenerative material was applied during flap operation. 8 weeks after regenerative surgery, all animals were sacrificed and histomorphometric measurement was performed to calculate the linear percentage of the new cementum formation and the volume percentage of new bone formation. Result: The linear percent of new cementum formation was 41.6% at control group and 67.1% at test group and there was statistically significant difference. The volume percent of new bone formation was 52.1% at control group and 58.9% at test group. Conclusion: As the results of present experiment, synthetic peptide gel containing collagen binding domain of osteopontin significantly increase new bone and cementum formation in the degree III furcation defect of canine mandible.

IPSec에서 키 복구 기술을 적용한 효율적인 연결 관리 메커니즘

김정범,이윤정,박남섭,김태윤,Kim, Jeong-Beom,Lee, Yun-Jeong,Park, Nam-Seop,Kim, Tae-Yun 한국정보처리학회 2001 정보처리학회논문지 C : 정보통신,정보보안 Vol.8 No.6

최근 리눅스에 대한 사용이 빠른 속도로 증가하고 있다. 하지만 리눅스의 오픈 소스 정책에 따른 리눅스 보안의 필요성이 대두되어 리눅스 기반의 효과적인 암호 개발이 급속히 확산되고 있다. 하지만 암호는 본래 가지고 있는 키 관리의 어려움 때문에 여러 가지 문제가 발생할 수 있다. 이러한 암호의 사용이 야기하는 역기능을 해소하고 순기능을 지향하기 위해 키 복구에 대한 연구가 활발히 진행되고 있으며, 지금까지 많은 키 복구 기술들이 제시되어왔다. 본 논문에서는 IPSec(IP Security) protocol로 구현된 VPN(Virtual Private Network) 환경 하에서 종단간에 연결이 끊어졌을 경우 이에 따른 연결 재 설정에서의 시간적 소모를 줄이기 위한 방안으로 키 복구 기술을 이용한 메커니즘을 제안한다. 즉 제안한 KRFSH(Key Recovery Field Storage Header)라는 새로운 메커니즘은 VPN에서 SG와 호스트 사이의 터널 형성을 위한 세션 정보를 잃어버렸을 경우를 대비해서 세션 정보를 미리 저장해두고, 필요할 때 복구 할 수 있다. 이러한 메커니즘을 리눅스상의 IPSec 프로그램인 FreeS/WAN에 탑재함으로써, 위에서 언급한 VPN의 문제점을 해결한다. Recently the use of Linux OS is increasing to tremendous figures. But due to the fact that Linux is distributed on an open-source policy, the need of security is an upcoming question which leads to widespread development of security on a Linux based environment. Cryptography, however, can cause various problems because of difficulty of key management. A lot of researchers have been concentrating on the key recovery technique to eliminate the reverse effect of using these kinds of security and to promote positive aspects of using it. In this thesis I am suggesting an mechanism based on the key recovery technique, as a method to save time in recovery and resetting a disconnection between two end-users through IPSec (IP Security) protocols in a VPN (Virtual Private Network) environment. The main idea of the newly suggested mechanism, KRFSH (Key Recovery Field Storage Header), is to store the information of the session in advance for the case of losing the session information essential to establish a tunnel connection between a SG and a host in the VPN environment, and so if necessary to use the pre-stored information for recovery. This mechanism is loaded on the IPSec based FreeS/WAN program (Linux environment), and so the VPN problem mentioned above is resolved.

주한 외국인 근로자 갈등방안에 관한 연구 -대전.충남지역 중소기업을 중심으로-

김정범,Kim Jeong-Beom 대한경영정보학회 1998 경영과 정보연구 Vol.2 No.-

The purpose of this study was to determine the conflict plan of the foreign worker in Korea. The concrete purpose of this study as follows : First, To Analyze Conflict factor of job according to the foreign worker conflict. Second, To present rethinking plan of job and efficiency management foreign worker in Korea. The Subject of this study were consisted of 308 foreign worker form 408 small and medium business in taejon city, Chung-Nam. Conflict factor of job was measured according to questionare used in precedent study. Statistical treatment were the mean, Standard, Deviation, One-way ANOVA analysis. The conclusions of the paper research were as follows. First, Foreign worker showed occasionally lower degree conflict of job. Second, Woman foreign worker had higher conflict of job than man foreign worker in wage, working condition, human relation, communication. Third, The foreign worker is short In Job-experience. therefore, efficiency management of job was fall. Fourth, The relationships between Korea-worker and foreign-worker were conflict in communication, human relation. Fifth, The relationships between Korea-worker and foreign-worker were conflict wage-discrimination. Sixth, The more education-level had lower conflict. Seventh, According to cultural characteristic had different.

중복 다치논리를 이용한 20 Gb/s CMOS 디멀티플렉서 설계

김정범,Kim, Jeong-Beom 한국정보처리학회 2008 정보처리학회논문지 A Vol.15 No.3

본 논문은 중복 다치논리(redundant multi-valued logic)를 이용하여 초고속 디멀티플렉서(demultiplexer)를 CMOS 회로로 설계하였다. 설계한 회로는 중복 다치논리를 이용하여 직렬 이진 데이터를 병렬 다치 데이터로 변환하고 이를 다시 병렬 이진 데이터로 변환한다. 중복 다치논리는 중복된 다치 데이터 변환으로써 기존 방식 보다 더 높은 동작속도를 얻을 수 있다. 구현한 디멀티플렉서는 8개의 적분기로 구성되어 있으며, 각 적분기는 누적기, 비교기, 디코더, D 플립플롭으로 구성된다. 설계한 회로는 0.18um 표준 CMOS 공정으로 구현하였으며 HSPICE 시뮬레이션을 통해 검증하였다. 본 논문의 디멀티플렉서의 최대 데이터 전송률은 20 Gb/s이고 평균 전력소모는 58.5 mW이다. This paper describes a high-speed CMOS demultiplexer using redundant multi-valued logic (RMVL). The proposed circuit receives serial binary data and is converted to parallel redundant multi-valued data using RMVL. The converted data are reconverted to parallel binary data. By the redundant multi-valued data conversion, the RMVL makes it possible to achieve higher operating speeds than that of a conventional binary logic. The implemented demultiplexer consists of eight integrators. Each integrator is composed of an accumulator, a window comparator, a decoder and a D flip flop. The demultiplexer is designed with TSMC $0.18{\mu}m$ standard CMOS process. The validity and effectiveness are verified through the HSPICE simulation. The demultiplexer is achieved the maximum data rate of 20 Gb/s and the average power consumption of 95.85 mW.

전류모드 CMOS 4치 논리회로를 이용한 64×64-비트 변형된 Booth 곱셈기 설계

김정범,Kim, Jeong-Beom 한국정보처리학회 2007 정보처리학회논문지 A Vol.14 No.4

본 논문에서는 CMOS 다치 논리회로를 이용하여 $64{\times}64$ 비트 Modified Booth 곱셈기를 설계하였다. 설계한 곱셈기는 Radix-4 알고리즘을 이용하여 전류모드 CMOS 4치 논리회로로 구현하였다. 이 곱셈기는 트랜지스터 수를 기존의 전압모드 2진 논리 곱셈기에 비해 64.4% 감소하였으며, 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 설계하였다. 설계한 회로는 2.5V의 공급전압과 단위전류 $5{\mu}A$를 사용하여, $0.25{\mu}m$ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 2진 논리 곱셈기는 $7.5{\times}9.4mm^2$의 점유면적에 9.8ns의 최대 전달지연시간과 45.2mW의 평균 전력소모 특성을 갖는 반면, 설계한 곱셈기는 $5.2{\times}7.8mm^2$의 점유면적에 11.9ns의 최대 전달지연시간과 49.7mW의 평균 전력소모 특성으로 점유면적이 42.5% 감소하였다. This paper proposes a $64{\times}64$ Modified Booth multiplier using CMOS multi-valued logic circuits. The multiplier based on the radix-4 algorithm is designed with current mode CMOS quaternary logic circuits. Designed multiplier is reduced the transistor count by 64.4% compared with the voltage mode binary multiplier. The multiplier is designed with Samsung $0.35{\mu}m$ standard CMOS process at a 3.3V supply voltage and unit current $5{\mu}m$. The validity and effectiveness are verified through the HSPICE simulation. The voltage mode binary multiplier is achieved the occupied area of $7.5{\times}9.4mm^2$, the maximum propagation delay time of 9.8ns and the average power consumption of 45.2mW. This multiplier is achieved the maximum propagation delay time of 11.9ns and the average power consumption of 49.7mW. The designed multiplier is reduced the occupied area by 42.5% compared with the voltage mode binary multiplier.

저 전력 MOS 전류모드 논리회로 설계

김정범,Kim, Jeong-Beom 한국정보처리학회 2010 정보처리학회논문지 A Vol.17 No.3

This paper proposes a low-power MOS current-mode logic circuit with the low voltage swing technology and the high-threshold sleep-transistor. The sleep-transistor is used to high-threshold voltage PMOS transistor to minimize the leakage current. The $16{\times}16$ bit parallel multiplier is designed by the proposed circuit structure. Comparing with the conventional MOS current-model logic circuit, the circuit achieves the reduction of the power consumption in sleep mode by 1/104. The proposed circuit is achieved to reduce the power consumption by 11.7% and the power-delay-product by 15.1% compared with the conventional MOS current-model logic circuit in the normal mode. This circuit is designed with Samsung $0.18\;{\mu}m$ standard CMOS process. The validity and effectiveness are verified through the HSPICE simulation. 본 논문에서는 저 전압 스윙 기술을 적용하여 저 전력 회로를 구현하고, 슬립 트랜지스터 (sleep-transistor)를 이용하여 누설전류를 최소화하는 새로운 저 전력 MOS 전류모드 논리회로 (MOS current-mode logic circuit)를 제안하였다. 제안한 회로는 저 전압 스윙 기술을 적용하여 저 전력 특성을 갖도록 설계하였고 고 문턱전압 PMOS 트랜지스터 (high-threshold voltage PMOS transistor)를 슬립 트랜지스터로 사용하여 누설전류를 최소화하였다. 제안한 회로는 $16\;{\times}\;16$ 비트 병렬 곱셈기에 적용하여 타당성을 입증하였다. 이 회로는 슬립모드에서 기존 MOS 전류 모드 논리회로 구조에 비해 대기전력소모가 1/104로 감소하였으며, 정상 동작모드에서 11.7 %의 전력소모 감소효과가 있었으며 전력소모와 지연시간의 곱에서 15.1 %의 성능향상이 있었다. 이 회로는 삼성 $0.18\;{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

IDDQ 테스팅을 위한 내장형 전류 감지 회로 설계

김정범,홍성제,김종,Kim, Jeong-Beom,Hong, Sung-Je,Kim, Jong 대한전자공학회 1997 電子工學會論文誌, C Vol.c34 No.8

This paper presents a current sensor that detects defects in CMOS integrated circuits using the current testing technique. The current sensor is built in a CMOS integrated circuit to test an abnormal current. The proposed circuit has a very small impact on the performance of the circuit under test during the normal mode. In the testing mode, the proposed circuit detects the abnormal current caused by permanent manufacturing defects and determines whether the circuit under test is defect-free or not. The proposed current sensor is simple and requires no external voltage and current sources. Hence, the circuit has less area and performance degradation, and is more efficient than any previous works. The validity and effectiveness are verified through the HSPICE simulation on circuits with defects.

슬립 트랜지스터를 이용한 저 전력 MOS 전류모드 논리회로 구조

김정범,Kim, Jeong-Beom 한국정보처리학회 2008 정보처리학회논문지 A Vol.15 No.2

본 논문은 MOS 전류모드 논리회로 (MOS current-mode logic circuit)의 누설전류를 감소시키기 위해 슬립 트랜지스터 (sleep-transistor) 트랜지스터를 이용하여 저 전력 MOS 전류모드 논리회로를 구현하는 새로운 구조를 제안하였다. 슬립 트랜지스터는 누설전류를 최소화하기 위해 고 문턱전압 PMOS 트랜지스터 (high-threshold voltage PMOS transistor)를 사용하였다. $16\;{\times}\;16$ 비트 병렬 곱셈기를 제안한 구조에 적용하여 제안한 구조의 타당성을 입증하였다. 이 회로는 기존 MOS 전류모드 논리회로 구조에 비해 대기전력소모가 1/50으로 감소하였다. 이 회로는 삼성 $0.35\;{\mu}m$ 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 이용하여 검증하였다. This paper proposes a structure of low-power MOS current-mode logic circuit with sleep-transistor to reduce the leakage current. The sleep-transistor is used to high-threshold voltage transistor to minimize the leakage current. The $16\;{\times}\;16$ bit parallel multiplier is designed by the proposed circuit structure. Comparing with the conventional MOS current-model logic circuit, the circuit achieves the reduction of the power consumption in sleep mode by 1/50. This circuit is designed with Samsung $0.35\;{\mu}m$ CMOS process. The validity and effectiveness are verified through the HSPICE simulation.

저 전압 스윙 기술을 이용한 저 전력 병렬 곱셈기 설계

김정범,Kim, Jeong-Beom 한국정보처리학회 2007 정보처리학회논문지 A Vol.14 No.3

본 논문에서는 작은 점유면적과 저 전력 소모 특성을 갖도록 CPL(Complementary Pass-Transistor Logic) 논리구조의 전가산기에 저 전압 스윙 기술을 적용하여 16$\times$16 비트 병렬 곱셈기를 설계하였다. 회로구성상 CPL 논리구조는 CMOS 논리구조에 비해 NMOS 트랜지스터만을 사용하기 때문에 작은 면적을 소비한다. 저 전압 스윙 기술은 회로에 공급되는 전압보다 낮은 전압 레벨에서 출력 동작을 하여 전력 소모를 감소시키는 기술이다. 본 논문에서는 전가산기의 출력 단에 사용되는 인버터에 저 전압 스윙 기술을 적용하여 저 전력 소모 특성을 갖는 16$\times$16 비트 병렬 곱셈기를 설계하였다 설계한 회로는 17.3%의 전력 소모 감소와 16.5%의 전력소모와 지연시간의 곱(Power Delay) 감소가 이루어졌다. This paper describes a new low-swing inverter for low power consumption. To reduce a power consumption, an output voltage swing is in the range from 0 to VDD-2VTH. This can be done by the inverter structure that allow a full swing or a swing on its input terminal without leakage current. Using this low-swing voltage technology, we proposed a low-power 16$\times$16 bit parallel multiplier. The proposed circuits are designed with Samsung 0.35$\mu$m standard CMOS process at a 3.3V supply voltage. The validity and effectiveness are verified through the HSPICE simulation.. Compared to the previous works, this circuit can reduce the power consumption rate of 17.3% and the power-delay product of 16.5%.

VLSI 레이아웃 설계

김정범,이현찬,이철동,Kim, Jeong-Beom,Lee, Hyun-Chan,Lee, Chul-Dong 한국전자통신연구원 1990 전자통신동향분석 Vol.5 No.4

칩의 다품종소량생산 경향과 대규모화 영향에 비례하여, 칩 전체 설계공정 중에서 자동화문제에 가장 민감한 레이아웃 설계에 있어서도 복잡도 및 난이도가 증가하고 있다. 따라서 레이아웃 설계에서는 다루어야 할 대량의 설계 데이터를 고속, 효율적으로 관리 처리하기 위한 고도의 자동설계기법이 절실히 요구되고 있는 실정이다. 본고에서는 이러한 칩 개발과제를 배경으로 하여 먼저 VLSI의 레이아웃 설계의 개요를 고찰하고, 설계에 있어서의 주 문제인 배치 및 배선에 대한 기본적인 설계기법, 각기법의 차이점, 그리고 연구현황에 대하여 기술하고 있다.