VHDL '93 표준의 소개

공진흥 대한전자공학회 1994 CAD 및 VLSI 설계연구회지 Vol.3 No.2

VHDL 어의 문법의 정적 검사에 관한 연구 ( A study on the static checking of VHDL semantics )

공진흥,박성주,박찬원,고형일,이규용 대한전자공학회 1995 대한전자공학회 학술대회 Vol.1995 No.01

SECC : VHDL 어의 검사기 컴파일러 ( SECC : VHDL Semantic Hecker Compiler )

공진흥,박찬원,박성주,고형일,이규용 대한전자공학회 1995 대한전자공학회 학술대회 Vol.1995 No.7

VHDL 컴파일러-컴파일러 시스템에 관한 연구 ( A study on VHDL compiler-compiler system )

공진흥,박기영 대한전자공학회 1994 대한전자공학회 학술대회 Vol.1994 No.11

VHDL-to-C 사상을 위한 VHDL 컴파일러 전반부의 설계

공진흥,고형일 한국통신학회 1997 韓國通信學會論文誌 Vol.22 No.12

본 논문에서는 VHDL '87 및 '93 LRM의 전체 사양을 지원하며 VHDL-to-C 사상의 전처리 과정을 수행하는 VHDL 컴파일러 전반부의 설계 및 구현에 대해서 논한다. VHDL 컴파일러 전반부는 I)VHDL의 계층적 구조체, 선언 영역 및 가시성, 다중 정의 및 동형 이의어, 병행적 다중 스택 구조를 표현하기 위해서 분석 터미널 데이터에 심볼 트리를 구성하였으며, 2) VHDL 고유의 객체, 타입 및 서브타입, 속성과 연산자 등을 나타내기 위한 구조체 및 지원 함수를 설계하였고, 3) VHDL의 병행문/순차문, 행위/구조 기술, 동기 메커니즘 등을 분석하여 VHDL-to-C 사상에 필요한 어의 정보를 구축하고, 4) VHDL 분석 과정에서 어의 데이터의 저장 및 검색이 효과적으로 이루어 지도록 어의 토큰 정의 및 어의 전파 기능 등을 설계하였다. Validation suite를 이용한 실험에서 VHDL 컴파일러 전반부는 LRM 전체 사양을 분석할 수 있음을 확인하였고, VHDL의 계층성/가시성/병행성/어의 검사 등을 효과적으로 처리하기 위해 설계 및 구현된 심볼 트리와 어의 토큰 등의 분석 데이터 모델에 대한 성능 분석 실험에서 VHDL컴파일러 전반부는20- 30%의 개선 효과를보였다. In this paper, a design and implementation of VHDL compiler front-end, aims at supporting the full-set of VHDL '87 & '93 LRM and carring out the preprocessing of VHDL-to-C, is described. The VHDL compiler front-end includes 1)the symbol tree of analyzed data to represent the hierarchy, the scope and visibility, the overloading and homograph, the concurrent multiple stacks in VHDL, 2)the data structure and supportig routies to deal with the objects, the type and subtype, the attribute and operation in VHDL, 3)the analysis of the concurrent/sequential statements, the behavior/structural descriptions, of semantic token and the propagation of symbol & type to improve the registration and retrieval procedure of analyzed data. In the experiments with Validation Suite, the VHDL compiler front-end could support the full-set specification of VHDL LRM '87 & '93; and in the experiments to asses the performance of symantic token for the VHDL hierachy/visibility/concurrency/semantic checking, the improvement of about 20-30% could be achieved.

VHDL 컴파일러 후반부의 VHDL-to-C 사상에 관한 설계 및 구현

공진흥,고형일 대한전자공학회 1998 電子工學會論文誌, C Vol.c35 No.12

In this paper, a design and implementation of VHDL-to-C mapping in the VHDL compiler back-end is described. The analyzed data in an intermediate format(IF), produced by the compiler front-end, is transformed into a C-code model of VHDL semantics by the VHDL-to-C mapper. The C-code model for VHDL semantics is based on a functional template, including declaration, elaboration, initialization and execution parts. The mapping is carried out by utilizing C mapping templates of 129 types classified by mapping units and functional semantics, and iterative algorithms, which are combined with terminal information, to produce C codes. In order to generate the C program, the C codes are output to the functional template either directly or by combining the higher mapping result with intermediate mapping codes in the data queue. In experiments, it is shown that the VHDL-to-C mapper could completely deal with the VHDL analyzed programs from the compiler front-end, which deal with about 96% of major VHDL syntactic programs in the Validation Suite. As for the performance, it is found that the code size of VHDL-to-C is less than that of interpreter and worse than direct code compiler of which generated code is increased more rapidly with the size of VHDL design, and that the VHDL-to-C timing overhead is needed to be improved by the optimized implementation of mapping mechanism. 본 논문은 VHDL 컴파일러 시스템에서 후반부의 VHDL-to-C 사상 과정을 설계 및 구현한 연구에 관하여 기술한다. 컴파일러 전반부가 VHDL 설계 프로그램으로부터 발생시킨 중간 형식의 분석 데이터는 컴파일러 후반부의 VHDL-to-C 사상을 통해서 VHDL 어의가 구현된 C 코드 모델로 변환된다. 기본적으로 VHDL 어의를 표현하기 위한 C 코드 모델은 선언부, 구축부, 초기화부 및 실행부의 4개 기능적 템플릿으로 구성된다. 사상 과정에서는 사상 단위와 기능분류에 따른 129개 C 사상 템플릿과 반복적 알고리듬을 통하여 터미널 정보를 이용해서 C 코드를 생성하게 된다. C 프로그램의 구성은 코드를 직접 템플릿으로 출력하거나, 생성된 코드를 데이터큐에 중간 저장시키고 상위사상 결과에 결합시켜서 이루어진다. 설계 및 구현된 VHDL-to-C 사상기는 Validation Suite의 96% VHDL 구문 구조에 대해서 100% C 코드 모델을 완벽하게 사상할 수 있음을 보였다. 또한 VHDL-to-C 사상의 성능에서 생성된 코드의 메모리 오버헤드가 해석기 방식보다는 작고 직접코드 방식보다는 크지만 VHDL 프로그램 크기에 대해서 완만한 증가 경향을 보이고 있으며, 사상처리 시간에서는 사상 메카니즘의 구현에서 최적화 및 개선이 요구됨을 나타내었다.

MOS 로직 및 타이밍 시뮬레이션을 위한 데이타구조 및 알고리즘

공진흥 대한전자공학회 1996 전자공학회논문지-A Vol.33 No.6

This paper describes a data structure and evaluation algorithm to improve the perofmrances MOS logic-with-timing simulation in computation and accuracy. In order to efficiently simulate the logic and timing of driver-load networks, (1) a tree data structure to represent the mutual interconnection topology of switches and nodes in the driver-lod network, and (2) an algebraic modeling to efficiently deal with the new represetnation, (3) an evaluation algorithm to compute the linear resistive and capacitive behavior with the new modeling of driver-load networks are developed. The higher modeling presented here supports the structural and functional compatibility with the linear switch-level to simulate the logic-with-timing of digital MOS circuits at a mixed-level. This research attempts to integrate the new approach into the existing simulator RSIM, which yield a mixed-klevel logic-with-timing simulator MIXIM. The experimental results show that (1) MIXIM is a far superior to RSIM in computation speed and timing accuracy; and notably (2) th etiming simulation for driver-load netowrks produces the accuracy ranged within 17% with respect ot the analog simulator SPICE.

LPC 음성 합성기의 설계

공진흥 光云大學校 1991 論文集 Vol.20 No.-

본 논문에서는 Linear Predictive Coding(LPC) 알고리즘을 이용한 음성합성기 설계에 대하여 기술한다. LPC 알고리즘은 인간의 성도구조에 대응하는 음성모델을 근간으로 한다. LPC 알고리즘은 크게 분석기능과 합성기능으로 구성되어 있다. LPC 분석 알고리즘을 음성신호를 분석하여 인간의 성도구조에서 음성을 발생할 때 필요한 조정 신호들을 추출하게 된다. 이때 음성신호를 극히 소량의 데이터(2.4Kbps 정도)로 부호화 시킬 수 있다. LPC 합성알고리즘은 부호화로부터 음성신호를 재생하는 역할을 하게 되는데 그 원리는 인간의 성도구조와 유사하다. LPC 음성합성기란 LPC 합성 알고리즘 부분을 하드웨어로 실현시킨 것으로 부호화된 LPC 음성 데이터로부터 실시간으로 음성신호를 재생 시키는 역할을 한다. LPC 알고리즘을 이용한 음성합성기는 양질의 합성음을 얻을 수 있으며 음성정보를 저장하기 위한 메모리양도 작게 되는 장점을 갖고 있다. 본 논문에서 제시한 설계를 IC화 했을 경우 음성합성기를 요구하는 다양한 시장요구에 대하여 보다 나은 Cost-performance를 제공할 수 있을 것으로 예상된다. This paper presents an speech synthesizer utilizing Linear-predictive Coding(LPC) algorithm, based on an acoustic model which corresponds to the vocal track. This algorithm performs the analysis and synthesis function to the speech signal. From the speech signal, the LPC analysis algorithm extracts the encoded data, which represents the information controlling the vocal track. Then, the speech signal can be encoded into about 2.4 Kbps data. The v synthesis algorithm, simulating the structure of the vocal track, regenerates the speech signal from the LPC-encoded data. The LPC synthesizer is a hardware carrying out the LPC synthesis algorithm in real time. A good quality of synthesized speech can be achieved with the LPC synthesizer and the small memory. When this synthesizer is implemented in IC, various application demands on the speech synthesizing function can be satisfied along with the improved trade-off in cost-performance.

새로운 대수를 이용한 혼합 레벨 모스 모의실험기

공진흥 光云大學校 1990 論文集 Vol.19 No.-

이 연구는 logical MOS gate를 컴퓨터에서 모의실험하는 새로운 방법에 관한 것이다. 게이트와 스위치 모델을 이용하는 디지탈 모스 회로용 혼합레벨 모의실험에서는 게이트 모델을 보다 효율적으로 모의실험 하기위한 방법의 개발이 요구되고 있다. 대부분의 게이트 모델은 logical MOS gate와 비(non) logical MOS gate로 구분될 수 있다. Logical MOS gate란 블리안 대수 기능을 static한 방식으로 수행하며, Driver-Load 형태의 스위치회로로 실현되는 게이트를 지칭한다. 이러한 게이트는 불리안 식으로 컴퓨터 내에서 기술 가능하여, 종래의 게이트 레벨 모의 실험에서는 출력신호 로직레벨은 계산 가능하나 스위치레벨 모의실험에서와 같은 출력신호 강도는 계산 불가능하다. 이러한 한계를 극복하기 위해 새로운 대수를 개발하여 블리안식으로 기술된 logical MOS gate의 출력신호 로직레벨과 강도를 계산기능 하도록 하였다. Continuous Strength ALgebra(CSAL)이라 명명된 이 대수의 개발로 디지탈 모스회로용 혼합레벨 모의실험에서 게이트레벨에 가까운 계산속도와 스위치 레벨의 정확성을 얻을 수 있게 되었다. This research presents new evaluation method for logical MOS gates. The approach is suitable for mixed-level simulation of gates and switches. A logical MOS gate models a driver-load transistor network, performing a Boolean logic function, in a static manner. The gate is normally represented by a Boolean expression, of which conventional evaluations at the gate-level provide the signal level, but not the signal strength of the gate output. In order to overcome this limitation, a new expression(compatible with the Boolean expression) is defined over a new Continuous Strength ALgebra(CSAL), and it is then evaluated to provide the signal level and strength for the gate output. This approach results in achieving the computation speed of gate-level, gained by using the higher level of abstraction; and the accuracy of switch-level, obtained by utilizing the new algebra.

VHDL 컴파일러의 전반부에 관한 연구

공진흥(Jin Hyeung Kong),이규용(Gyu Yong Lee),박기영(Gi Yeong Park) 광운대학교 인문사회과학연구소 1994 인문사회과학논문집 Vol.23 No.-