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InGaP/GaAs HBT를 이용한 900 MHz 대역1 W급 고선형 전력 증폭기 MMIC 설계
주소연(Soyeon Joo),한수연(Suyeon Han),송민건(Mingeun Song),김형철(Hyungchul Kim),김민수(Minsu Kim),노상연(Sangyoun Noh),유형모(Hyungmo Yoo),양영구(Youngoo Yang) 한국전자파학회 2011 한국전자파학회논문지 Vol.22 No.9
본 논문에서는 InGaP/GaAs hetero-junction bipolar transistor(HBT)를 이용하여 900 MHz에서 동작하는 1 W급선형 전력 증폭기를 설계 및 검증하였다. 온도 변화에 따른 증폭기의 특성 변화를 최소화하기 위해 능동 바이어스 회로를 구성하였다. 전류 붕괴(current collapse)와 열 폭주(thermal runaway)를 방지하기 위하여 ballast 저항을 삽입하여 전력 증폭기의 성능 및 신뢰성을 최적화하였다. 제작된 선형 전력 증폭기는 중심 주파수 900 MHz의 one-tone 신호를 사용하였을 때, 17.6 dB의 전력 이득과 30 dBm의 OP1dB를 가지며, 이때 44.9 %의 PAE를 갖는다. 또한, two-tone 신호를 인가하였을 때, 20 dBm의 평균 출력 전력에서 47.3 dBm의 매우 높은 OIP3를 갖는다. This paper presents a highly linear power amplifier MMIC, having an output power level of about 1 watt, based on InGaP/GaAs hetero-junction bipolar transistor(HBT) technology for the 900 MHz band. The active bias circuit is applied to minimize the effect of temperature variation. Ballast resistors are optimized to prevent a current collapse and a thermal runaway. The fabricated power amplifier exhibited a gain of 17.6 dB, an output P1dB of 30 dBm, and a PAE of 44.9 % at an output P1dB from the one-tone excitation. It also showed a very high OIP3 of 47.3 dBm at an average output power of 20 dBm from the two-tone excitation.
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회로 최적화를 위한 외부 커패시터가 없는 LDO 레귤레이터의 안정도와 PSR 성능 모델
주소연(Soyeon Joo),김진태(Jintae Kim),김소영(SoYoung Kim) 한국전자파학회 2015 한국전자파학회논문지 Vol.26 No.1
한정된 배터리 용량으로 장시간 모바일 시스템을 구동시키기 위하여 저전력 설계에 대한 요구가 높아지면서 PMIC(Power Management IC)의 핵심 부분인 LDO(Low Drop-Out) 레귤레이터의 설계에 대한 관심이 증가하고 있다. 본 논문에서는 Dongbu HiTek 0.5 μm BCDMOS 공정을 이용하여 최적화 기법 중 하나인 기하 프로그래밍(Geometric Programming: GP)을 통해 외부 커패시터가 없는 LDO 레귤레이터의 성능을 최적화하였다. 계수가 양수인 단항식 (monomial)으로 모델링된 트랜지스터의 특성 파라미터들을 이용하여 안정도(stability)와 PSR(Power-Supply Rejection)과 같은 LDO 레귤레이터의 특성을 기하 프로그래밍(Geometric Programming: GP)에 적용 가능한 형태로 유도하였다. 위상 마진(phase margin)과 PSR 모델은 시뮬레이션 결과와 비교하였을 때 각각 평균 9.3 %와 13.1 %의 오차를 보였다. 제안한 모델을 사용하여 PSR 제약 조건이 바뀔 경우, 자동화된 회로 설계를 수행하였고, 모델의 정확도를 검증하였다. 본 논문에서 유도된 안정도와 PSR 모델을 이용하면 회로의 목표 성능이 변화하더라도 부가적인 설계 시간을 줄이면서 목표 성능을 가진 회로를 재설계하는 것이 가능할 것이다. LDO(Low Drop-Out) regulators have become an essential building block in modern PMIC(Power Managment IC) to extend battery life of electronic devices. In this paper, we optimize capacitor-less LDO regulator via Geometric Programming(GP) designed using Dongbu HiTek 0.5 μm BCDMOS process. GP-compatible models for stability and PSR of LDO regulators are derived based on monomial formulation of transistor characteristics. Average errors between simulation and the proposed model are 9.3 % and 13.1 %, for phase margin and PSR, respectively. Based on the proposed models, the capacitor-less LDO optimization can be performed by changing the PSR constraint of the design. The GP-compatible performance models developed in this work enables the design automation of capacitor-less LDO regulator for different design target specification.
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