A Signal Integrity Analysis and Design Framework for Panel-Level RDL Interposer based High-Speed Chiplet Interconnections Considering Surface Roughness = 표면 거칠기를 고려한 패널 레벨 RDL 인터포저 기반 고속 칩렛 인터커넥션을 위한 신호 무결성 분석 및 설계 프레임워크

다국어 초록 (Multilingual Abstract)

This article presents a signal integrity （SI） analysis framework for panel-level RDL interposer-based chiplet interconnections considering process-induced surface roughness. In chiplet systems, extremely fine-pitch routing and high operating data- rates make surface roughness a critical factor that can significantly degrade SI performance. To address this issue, the proposed framework first establishes a universal chiplet interconnect express compliant reference channel through VTF-based frequency-domain and eye-diagram analyses under fine-pitch routing constraints. Based on the selected reference channel, surface roughness effects are incorporated using the Huray surface roughness model, and SI degradation is analyzed under 64 Gb/s operation supported by UCIe. The proposed framework enables predictive SI evaluation by incorporating surface-roughness-induced AC resistance into both frequency- and time- domain analyses, allowing the electrical impact of rough conductor surfaces to be systematically investigated. The results demonstrate that surface roughness increases AC resistance and degrades insertion loss characteristics, resulting in severe SI degradation at 64 Gb/s. As the RMS surface roughness increases, the eye-diagram margin continuously decreases due to the increased conductor loss caused by current crowding and reduced effective current-flow area. At 150 nm RMS surface roughness, the channel fails to satisfy the UCIe eye-mask specification, while the eye-diagram height and width decrease by up to 50% and 17.4%, respectively. In addition, the analysis confirms that fine-pitch routing structures become increasingly vulnerable to surface roughness as the wire density and operating bandwidth increase. These findings demonstrate that surface roughness becomes a dominant SI-limiting factor in high-speed panel-level RDL interposer-based chiplet interconnections, particularly under fine-pitch and high-data-rate operating conditions. Therefore, surface roughness must be carefully considered during UCIe channel design under realistic panel-level fabrication conditions. The proposed framework provides practical SI analysis and design guidance for reliable high-speed chiplet interconnections and offers useful design references for future ultra-high-bandwidth chiplet systems.

국문 초록 (Abstract)

본 논문에서는 공정 유래 표면 거칠기를 고려한 패널 레벨 RDL 인터포저 기
반 칩렛 연결을 위한 신호 무결성 분석 프레임워크를 제안한다. 칩렛 시스템에
서는 극미세 피치 배선과 높은 동작 데이터 속도로 인해 표면 거칠기가 신호 무
결성 성능을 크게 저하시킬 수 있는 중요한 요인으로 작용한다. 이를 해결하기
위해, 제안된 프레임워크는 미세 피치 배선 조건에서 VTF 기반 주파수 영역 분
석 및 아이 다이어그램 분석을 통해 UCIe 규격을 만족하는 기준 채널을 먼저
정의한다. 이후 선정된 기준 채널에 대해 Huray 표면 거칠기 모델을 적용하여
표면 거칠기 효과를 반영하고, UCIe에서 지원하는 64 Gb/s 환경에서의 신호 무
결성 열화를 분석하였다.
제안된 프레임워크는 표면 거칠기로 인해 증가하는 AC 저항을 주파수 영역
및 시간 영역 분석에 모두 반영함으로써 예측 기반 SI 평가를 가능하게 한다. 분
석 결과, 표면 거칠기는 AC 저항을 증가시키고 삽입 손실 특성을 악화시켜 64
Gb/s 환경에서 심각한 신호무결성 열화를 유발하는 것으로 나타났다. 특히
RMS 표면 거칠기가 150 nm일 때 채널은 UCIe 아이 마스크 규격을 만족하지
못하였으며, 아이 다이어그램의 높이와 폭은 각각 최대 50% 및 17.4% 감소하
였다.
이러한 결과는 표면 거칠기가 특히 미세 피치 및 고속 동작 환경의 PLRI 기
반 고속 칩렛 연결에서 주요한 신호 무결성 제한 요소로 작용함을 보여준다. 따
라서 실제 패널 레벨 제조 환경을 고려한 UCIe 채널 설계 과정에서 표면 거칠
기에 대한 고려가 필수적이다. 또한 제안된 프레임워크는 신뢰성 있는 고속 칩
렛 연결 설계를 위한 실질적인 신호 무결성 분석 및 설계 가이드를 제공한다.

목차 (Table of Contents)

• Chapter I. Introduction 1
• 1 Backgrounds 1
• 2 Development and Challenges of Panel-Level RDL Interposers 8
• 3 Necessity of Research 11
• Chapter Ⅱ. Proposal of Signal Integrity Analysis and Design Framework for High-Speed Chiplet Interconnections Considering Surface Roughness 13
• 1 Introduction of Proposed Framework 13
• 2 UCIe Reference Channel Design 15
• 3 Electrical Perspective of Surface Roughness Analysis Using the Huray Model 20
• Chapter Ⅲ. Verification of Proposed Signal Integrity Analysis and Design Framework Incorporating Surface Roughness 28
• 1 Verification of the Proposed SI Framework for Reference Channel Design. 28
• 2 Verification of Surface-Roughness Effects in the Reference Channel 40
• Chapter Ⅳ. Application of the Proposed Framework to Next- Generation Panel-Level RDL Interposer-Based Chiplet Interconnections 49
• 1 Application of the Proposed Framework to Next-Generation Chiplet Interconnections 49
• 2 Comparison of Surface-Roughness Effects Across Chiplet Generations 59
• Chapter Ⅴ. Conclusion 64
• Bibliography 66