제논 플래시 램프 처리된 산화인듐 박막 트랜지스터의 전기적 특성 제어를 통한 모놀리식 2T0C DRAM 구현

국문 초록 (Abstract)

산화물 반도체가 모놀리식 로직 응용 분야에 점점 더 많이 사용됨에 따라 정전기 제어를 개선하고 단채널 효과를 완화하기 위해 채널 스케일링을 적 극적으로 수행해야 한다 . 그러나 특히 제한된 열 예산 내에서 높은 균일성 과 제어 가능한 전기적 특성을 갖는 초박형 산화물 채널을 구현하는 것은 여전히 ​어려운 과제이다. 본 연구에서는 150°C에서 원자층 증착(ALD)을 이 용하여 1nm 두께의 In2O3 박막 트랜지스터를 제작하고, 0.4~2.4 J/cm⁻²의 에 너지 밀도와 139 μs의 펄스 폭을 갖는 제논 플래시 램프 어닐링(XFLA)을 통해 전기적 특성을 최적화했다. 특히 초박막 채널의 계면을 보호하고 후속 3차원 모놀리식 적층에 유리한 인버티드 스태거드 소자 구조를 적용하여 공 정 신회성을 확보하였다. XFLA 처리는 스위칭 안정성과 소자 균일성을 향 상시키는 동시에 문턱 전압을 체계적으로 음의 방향으로 이동시켰다. 최적화 된 소자는 히스테리시스가 1.5V에서 0.76V로 감소하고 양의 바이어스 스트 레스 안정성이 향상되었으며, 3600초 후 문턱 전압 변화는 4.4V에서 2.1V로 감소했다. X선 광전자 분광법(XPS) 분석 결과, XFLA 처리 후 산소 결함 관련 성분이 28.4%에서 33.8%로 증가한 것을 확인했으며, 이는 고에너지 광 자 조사가 초박형 In2O3 채널의 결함 상태를 효과적으로 조절함을 시사한다. 마지막으로, XFLA 처리 전 트랜지스터와 후 트랜지스터를 통합하여 5V와 40V에서 NMOS 인버터 동작을 구현하고 최대 30의 전압 이득을 달성했다. 이러한 결과는 고에너지 광자 유도 결함 엔지니어링이 모놀리식 로직 응용 분야를 위한 초박형 산화물 트랜지스터의 문턱 전압 제어 및 회로 구현에 효과적인 방법임을 보여준다. 더 나아가, 균일성과 안정성 향상 기술을 바탕 으로 산화 인듐 박막 트랜지스터를 조합하여, 커패시터가 필요없는 사체대 고집적 모놀리식 2T0C DRAM 구조를 제작함으로 본 연구가 고집적 3차원 메모리 시스템 확장에 핵심적인 경로를 제공함을 입증한다.

목차 (Table of Contents)

• 제 1 장 서론 1
• 1.1 연구 배경 및 목적 1
• 제 2 장 이론적 배경 6
• 2.1 산화물 반도체 6
• 2.1.1 IGZO 반도체 특성 6
• 2.1.2 In2O3 반도체 특성 10
• 2.2 2T0C DRAM 13
• 2.2.1 2T0C DRAM 특성 13
• 제 3 장 실험 방법 16
• 3.1 공정 장비 16
• 3.1.1 Plasma enhanced atomic layer deposition (PEALD) 16
• 3.1.2 In-line-sputter 18
• 3.1.3 Mask aligner 20
• 3.2 In2O3 트랜지스터 조건 최적화 22
• 3.2.1 공정 흐름 및 소자구조 22
• 3.2.2 PEALD를 이용한 In2O3 채널 최적화 23
• 3.3 Inverted Staggered 산화물 트랜지스터 제작 및 최적화 26
• 3.3.1 공정 흐름 및 소자 구조 26
• 3.3.2 PEALD를 이용한 Al2O3 산화막 최적화 29
• 3.4 분석 및 측정 방법 30
• 3.4.1 전기적 특성 측정 30
• 3.4.2 X-ray Photoelectron Spectra (XPS) 분석 32
• 3.4.3 X-ray Diffraction (XRD) 분석 34
• 3.4.4 Atomic Force Microscope(AFM) 분석 35
• 제 4 장 결과 분석 37
• 4.1 In2O3 트랜지스터 제논 플래시 램프 조건 최적화 37
• 4.1.1 제논 플래시 램프 어닐링 조건 37
• 4.1.2 In2O3 채널 두께 최적화 41
• 4.1.3 제논 플래시 램프 조사 조건에 따른 특성 변화 45
• 4.2 제작된 소자의 균일성 및 안정성 평가 67
• 4.2.1 균일성 평가 67
• 4.2.2 안정성 평가 74
• 4.3 ALD Al2O3 산화막을 이용한 Inverted staggered 트랜지스터 제작 조건 최적화 80
• 4.3.1 Inverted staggered 구조 In2O3 트랜지스터 최적화 80
• 4.3.2 제논 플래시 램프 조건에 따른 특성변화 85
• 제 5 장 응용 89
• 5.1 NMOS 인버터 회로 구현 89
• 5.2 Inverted Staggered 구조를 이용한 2T0C DRAM 구현 96
• 제 6 장 결론 및 고찰 101
• 참고문헌 102
• Abstract 111
• 발표논문 113