수직형 3차원 DRAM 구현을 위한 수직 적층형 박막 소자 구조에 대한 연구 = A study on vertical thin-film transistor structure for vertical 3-dimensional DRAM

국문 초록 (Abstract)

디램(Dynamic Random Access Memory, 이하 DRAM)은 반도체 산업의 역사를 이어오고 현재까지 대표적인 메모리 중 하나로 꼽히고 있다. DRAM의 효율성과 속도 그리고 비용 측면에서 모두 우수하다는 장점이 바로 메모리 시장을 지배할 수 있게 했다. 이러한 DRAM은 하나의 트랜지스터와 하나의 커패시터로 구성되어 있고, 트랜지스터는 스위치 역할을 담당하고 커패시터는 데이터를 저장하는 저장소 역할을 수행하고 있다. DRAM은 지난 수 십년동안 그 효율성을 높이기 위하여 미세화를 시도해왔다. 트랜지스터와 커패시터를 모두 미세화하기 위해 구조를 변경하거나, 공정을 개발하거나 또는 첨단 기술을 동원한 장비를 도입하는 등의 시도가 있어왔다. 하지만 DRAM은 결국 그러한 돌파구에도 불구하고 미세화의 한계에 다다랐고, 이를 해결할 새로운 혁신이 필요했다. 그래서 3차원 DRAM(3D DRAM)이 제시되기 시작하였다.
본 논문은 다양한 3D DRAM 구조 중 채널이 수직으로 구성되고 커패시터가 트랜지스터의 수직 방향으로 위치한 수직형 3D DRAM에 대해 주목하였다. 이 구조의 핵심 기술은 수직으로 적층된 채널 구조이며 이를 검증하기 위해 좀 더 간소화한 수직 적층형 박막 소자 구조를 제작하고 해당 구조의 전기적 특성을 측정 및 분석하고자 한다. 3차원 구조로 적층할 수 있는 채널을 구현하기 위해서 원자층 증착법 (Atomic Layer Deposition, 이하 ALD)으로 증착한 비정질 산화물 반도체인 비정질 ZnSnO (amorphous ZTO, 이하 a-ZTO)를 채택하였다.
채널 물질인 a-ZTO 박막을 약 20 nm 두께로 2 μm 크기의 원기둥 모양 내부를 증착한 후 ALD로 증착한 Al2O3 게이트 절연막을 활용하여 박막 소자 구조를 제작하였다. 그리고 트랜스퍼 커브를 측정하여 온 전류, 오프 전류 및 전자 이동도 등 전기적 특성을 측정하였다. 측정 결과 온, 오프 전류비가 약 104 정도가 보이는 등 정상적으로 스위칭 동작이 수행됨을 확인할 수 있었다. 그 외 측정 결과에서 관찰되는 오프 특성 열화나 기생 게이트로 인한 영향에 대해 소자 시뮬레이션 (TCAD) 을 통해 현상을 해석하고 활용 분야에 대해 점검하고자 한다. 또한 소자의 전기적 특성 개선을 위하여 기생 게이트 제거 및 패시베이션 막 추가 등 다양한 해결책도 제안하고 있다. 마지막으로 이러한 연구를 통해 수직형 3D DRAM이 나아갈 방향을 제시한다.
본 연구는 수직으로 적층된 a-ZTO 채널의 전기적 특성 결과와 의의를 제시함으로써 더 나아가 수직형 3D DRAM을 구현하기 위한 구체적인 방향과 가능성을 제시한다.

다국어 초록 (Multilingual Abstract)

Dynamic random-access memory (DRAM) has played a central role in the semiconductor industry and remains one of the most widely used memory technologies. It arises from its superior efficiency, high operation speed and cost-effectiveness. DRAM cell comprises a single transistor and a single capacitor, where the transistor functions as a switching element and the capacitor stores electrical charge. Over the past several decades, extensive efforts have been made to enhance DRAM performance through structural modifications, process innovations and the introduction of advanced lithographic technologies. Nevertheless, DRAM has reached fundamental scaling limits, necessitating alternative structural solutions. In response, three-dimensional DRAM (3D DRAM) concepts have recently gained increasing attention.
This study focuses on a vertical 3D DRAM structure in which the transistor channel is oriented vertically and the capacitor is aligned along the same vertical direction. To evaluate the feasibility of this concept, a simplified vertically stacked thin-film device was fabricated and its electrical characteristics were systematically investigated. Amorphous ZnSnO (a-ZTO), an amorphous oxide semiconductor deposited by atomic layer deposition (ALD) was adopted as the channel material to realize a channel stack compatible with 3D integration.
A vertical thin-film device structure was formed by depositing an approximately 20-nm-thick a-ZTO film inside a cylindrical cavity with a diameter of 2 μm , followed by ALD deposition of an Al2O3 gate dielectric. Transfer curve were measured, and key device parameters such as on-current, off-current, and saturation mobility were extracted. The device exhibited proper switching behavior, achieving an on/off current ratio of approximately 104. Additional observations, including off-state degradation and hump-like features, motivated the discussion of potential improvement strategies such as removal of parasitic gate and deposition of a passivation layer.
Overall, the electrical characteristics of the vertically stacked a-ZTO channel demonstrates the feasibility of this structure and provides insight into its potential for future vertical 3D DRAM.

목차 (Table of Contents)

• 제 1 장 서 론 1
• 제 1 절 연구의 배경 1
• 제 2 장 문헌연구 5
• 제 1 절 수직 적층형 트랜지스터 5
• 1.1 수직 원기둥 트랜지스터의 구조 5
• 1.2 수직 원기둥 트랜지스터의 전기적 특성 7
• 제 2 절 비정질 산화물 반도체 8
• 2.1 비정질 산화물 반도체 8
• 2.2 ZnSnO (ZTO) 10
• 제 3 장 본 문 12
• 제 1 절 연구 방법 및 분석 12
• 1.1 수직 적층형 박막 소자 제작 12
• 1.2 수직 적층형 박막 소자 동작 원리 16
• 제 2 절 연구 결과 및 논의 17
• 2.1 수직 적층형 박막 소자의 전기적 특성 17
• 2.2 원인 분석 1. 기생 게이트 18
• 2.3 원인 분석 2. 패시베이션 21
• 제 3 절 개선 항목 논의 22
• 제 4 장 결 론 23
• 제 1 절 결론 및 고찰 23
• 참고문헌 24
• Abstract 26