최근 메모리 집약적 워크로드의 등장으로 인해 DRAM 용량·대역폭에 대한 요구사항이 중요해진 반면, 이를 확장하는 데에 한계에 도달하여 memory wall 문제가 심화되고 있다. CXL SSD는 기존의 전...

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서울 : 서울대학교 대학원, 2026
학위논문(석사) -- 서울대학교 대학원 , 컴퓨터공학부 스토리지 시스템 , 2026. 2
2026
한국어
621.39
서울
43 ; 26 cm
지도교수: 김지홍
I804:11032-000000196208
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최근 메모리 집약적 워크로드의 등장으로 인해 DRAM 용량·대역폭에 대한 요구사항이 중요해진 반면, 이를 확장하는 데에 한계에 도달하여 memory wall 문제가 심화되고 있다. CXL SSD는 기존의 전통적인 블록 디바이스인 SSD를 CXL 인터커넥트를 통해 메모리처럼 사용할 수 있게 하여 낮은 비용으로 테라바이트급 확장 메모리를 제공할 수 있다는 점에서 주목받고 있다. 그러나 CXL SSD를 DRAM과 동일한 load/store 기반 주소 공간으로 노출하면, 운영체제와 애플리케이션은 장치를 메모리로 인식하게 되어, 전통적인 블록 SSD에서 사용되던 TRIM 명령이 자연스럽게 사라지게 되어 쓰기 증폭문제가 발생한다. 본 연구는 CXL SSD에서 TRIM의 필요성을 설명하고, TRIM을 지원할 때 발생할 수 있는 동기화/락 경쟁 문제를 해결하기 위해 운영체제 측면에서 필요한 메모리 관리 기법을 제안한다. 제안한 메모리 관리 기법을 통해 기존 CXL SSD 대비 평균 29%의 쓰기 증폭을 감소시키고 꼬리 지연시간은 평균 10% 감소시킬 수 있음을 확인하였다.
다국어 초록 (Multilingual Abstract)
Due to the recent emergence of memory-intensive workloads, the capacity and bandwidth requirements of DRAM have become increasingly critical, while practical limits on DRAM scaling have exacerbated the memory wall problem. CXL SSDs have attracted atte...
Due to the recent emergence of memory-intensive workloads, the capacity and bandwidth requirements of DRAM have become increasingly critical, while practical limits on DRAM scaling have exacerbated the memory wall problem. CXL SSDs have attracted attention because they allow conventional block-based SSDs to be accessed as memory over the CXL interconnect, thereby providing terabyte-scale expandable memory at relatively low cost. However, when a CXL SSD is exposed as a DRAM-like load/store address space, the operating system and applications treat the device purely as memory, causing the traditional TRIM command used in block SSDs to disappear and leading to increased write amplification. This work explains the necessity of TRIM in CXL SSDs and proposes operating system–level memory management techniques to address synchronization and contention issues that arise when supporting TRIM in this environment. Using the proposed memory management
scheme, we show that write amplification can be reduced by an
average of 29% and tail latency by an average of 10% compared to
a conventional CXL SSD design.
목차 (Table of Contents)