Vertical NAND Flash Memory with an Intercell Charge Trap Layer Enabling a Wide Memory Window and High Reliability = 넓은 메모리 창과 높은 신뢰성을 구현하는 메모리 셀 사이의 전하 포획층을 보유한 수직형 낸드 플래시 메모리

국문 초록 (Abstract)

새로운 중간층 전하 포획층 (ICTL)을 도입한 수직형 낸드 플래시 메모리 구조를 제안하고, 실험 및 시뮬레이션 결과를 바탕으로 소거 효율과 데이터 유지 특성 향상을 검증하였다. ICTL은 기억 소자 간 중간층 영역에 위치하며, 주 전하 포획층 (CTL)과 물리적으로 분리된 추가 전하 포획층이다. 본 연구에서 ICTL은 전자를 저장하도록 설계되었으며, (1) 전자 역터널링에 대한 장벽 높이를 증가시켜 지우기 효율을 향상시키고, (2) CTL에 저장된 전하를 정전기적으로 안정화하여 CTL 내 전하 유지 특성을 개선하는 두 가지 목적을 가진다. 제안한 ICTL 수직형 낸드 구조는 기존 수직형 낸드 소자의 실험 데이터를 기반으로 보정된 TCAD 시뮬레이션을 통해 평가하였다. 특히 ICTL 수직형 낸드는 기존 구조 대비 지우기 효율을 32% 향상시키고, 쓰기-지우기-쓰기 (PEP) 패턴 동작 하에서 전하의 CTL내부 측면이동 (LM)에 따른 전하 열화를 31% 저감하는 것으로 확인되었다. 따라서 ICTL 수직형 낸드는 필요한 동작 전압을 낮추고 LM에 대한 면역력을 향상시키면서, 더 넓은 메모리 창을 제공하여 논리적 스케일링 측면에서 유의미한 이점을 제공한다.

다국어 초록 (Multilingual Abstract)

A novel vertical NAND (V-NAND) flash memory architecture with an intercell charge trap layer (ICTL) is proposed to enhance erase efficiency and data retention based on based on experimentally calibrated simulation results. The ICTL is an additional charge trap layer located within the intercell region, physically separated from the main charge trap layer (CTL). In this work, the ICTL is designed to store electrons for two purposes: (1) to boost erase efficiency by increasing the barrier height against electron back-tunneling, and (2) to improve data retention by providing electrostatic stabilization of charge in the CTL. The proposed ICTL V-NAND is evaluated using TCAD simulations calibrated to experimental data of conventional V-NAND devices. In particular, the ICTL V-NAND improves erase efficiency by 32 % and mitigates charge degradation due to lateral migration (LM) by 31 % under the program–erase–program (PEP) pattern compared to the conventional structure. Therefore, the ICTL V-NAND offers significant advantages in logical scaling, providing a wider memory window, while lowering the required operating voltage and enhancing immunity to LM.

목차 (Table of Contents)

• Chapter1. Introduction 1
• 1.1 Scaling methods for the bit cost scalability of V-NAND 1
• 1.2 Conventional approaches on the scalability challenges 6
• 1.3 Proposed intercell charge trap layer (ICTL) V-NAND 7
• Chapter2. Designs and Experiment 9
• 2.1 Simulation calibration and design 9
• 2.2 Proposed ICTL V-NAND integration 11
• 2.3 ICTL protrusion 13
• Chapter3. Results and Discussion 15
• 3.1 Program and erase efficiency of the ICTL 15
• 3.2 Operational reliability analysis of ICTL V-NAND 19
• 3.3 Retention characteristics 21
• 3.4 ICTL parameter engineering 24
• 3.5 Functionality and scalability of ICTL 26
• Chapter4. Conclusion 33
• Bibliography 34