Study of Electrical and Structural Properties of SrTiO3 Film Grown by Atomic Layer Deposition with GeO2 Interfacial Layer = 원자층 증착법으로 증착한 SrTiO3 박막의 GeO2 계면막 삽입을 통한 전기적 및 구조적 특성 개선 연구

국문 초록 (Abstract)

Dynamic random access memory (DRAM)는 컴퓨터 및 각종 전자 장치에서 데이터 저장을 위해 널리 사용되는 휘발성 메모리 소자이다. 고용량 메모리 저장을 위해 DRAM 소자 크기가 지속적으로 축소되면서 커패시터 구조는 물리적 한계에 도달했으며, 기하 구조 변경 없이 동일한 정전 용량을 확보하기 위해서는 고유전율 물질의 적용이 필수적이다. 스트론튬 티타네이트(SrTiO3, STO)는 300 이상의 우수한 유전 특성으로 차세대 DRAM 커패시터용 재료로 유망하다. 하지만 밴드갭이 3.2 eV로 작아 누설 전류에 취약할 가능성이 있으므로 Ru, RuO2와 같은 높은 일함수를 가지는 물질을 STO 용 전극막 재료로 도입할 필요가 있다.
높은 종횡비를 가지는 커패시터 구조에 균일한 두께의 유전막을 증착하기 위하여는 원자층 증착법이 필수적인데, Ru 전극 위에 STO를 원자층 증착법으로 증착할 때, Ru 전극과의 계면에서 발생하는 산화환원 반응으로 인해 STO 증착 초기 Sr과 Ti 의 이상적 ALD 가 아닌 비이상 과잉 성장이 발생하게 된다. 이러한 과잉 성장을 기반으로 성장한 비화학양론적이고 조밀하지 못한 STO 박막은 유전막의 물성 및 전기적 특성이 저하되므로, 이를 제어하기 위한 다양한 방법이 모색되어 왔다.
본 연구에서는 Ru 전극과 STO 유전막 계면에 0.6 nm 두께의 초박막 GeO2 삽입층을 도입하여 Ru 표면으로부터의 산소 확산을 효과적으로 차단하며 STO의 ALD 성장 거동과 유전막 특성을 근본적으로 개선하였다. GeO2 계면막이 STO 증착 초기 Ru으로부터의 산소 공급을 효과적으로 차단하여, 초기 사이클부터 균일한 Sr/Ti 화학양론 조성을 확보하고 불완전한 리간드 제거로 인한 잔존 탄손 불순물 및 SrCO3 생성을 억제하여, 높은 박막 밀도와 거칠도가 낮은 우수한 막질의 STO 박막을 확보하였다.
이후 열처리 시 용융점이 낮은 Ge 원자가 STO 격자 내로 확산되면서 페로브스카이트상의 형성 온도를 기존 650 °C 대비 약 100 °C 가량 낮추었다. GeO2로 패시베이션된 Ru 전극 위에서 성장한 STO는 높은 밀도를 가져 열처리 중 조밀화에 따른 박막 수축에 의해 발생하는 물리적 결함의 발생과 STO 박막 내 잔류 인장 응력을 최소화하여 결정화에 필요한 에너지 장벽을 낮춘다. 반면 STO 층 중간 또는 상부에 삽입된 GeO2는 STO 막 내부로 확산되지 않고 고정되어 오히려 STO 박막 내 응력을 축적시키고 막질 저하를 일으켜 저온 결정화를 저해한다. 즉, 하부 계면에 GeO2를 적정량 삽입 시 최적의 STO 막질을 얻을 수 있음을 확인하였다. 결과적으로 최적화된 STO/0.6 nm GeO2 박막은 575 °C 열처리 만으로도 650°C 열처리와 동일한 정도의 완전한 결정화를 이루며 210의 높은 벌크 유전율을 얻었으며, DRAM 누설 전류 기준을 만족하는 최소 EOT가 0.4 nm로, 삽입층이 없는 STO 대비 (최소 EOT 0.7 nm) 크게 개선된 J-EOT 특성을 확보하였다.
한편 Pt/RuO2/STO/Ru 구조 커패시터의 누설 전류 측정 시, 삽입층이 없는 STO는 누설 전류 밀도–전압 커브가 전압 방향에 따라 비대칭적인 반면, 0.6 nm 두께 GeO2 위에서 성장한 STO 는 누설 전류가 전반적으로 크게 억제되었을 뿐만 아니라 전압 방향에 따라 대칭적인 전류 밀도를 나타낸다. 이는 GeO2 삽입을 통한 Ru 표면 산화층의 환원을 최소화하여 Ru 대비 유효 일함수를 높이고, 열처리 후 GeO2의 STO 박막 내로의 확산을 통해 STO 내부 존재하는 n형 결함인 산소 공공의 농도를 크게 줄였기 때문이다. 주파수에 따른 커패시턴스 측정 또한 산소 공공에 기인한 국부 분극 영향이 감소하여 커패시턴스의 전압 의존성이 작아지며 내부 전계가 완화됨이 확인되었다. 결과적으로 누설 전류 기전 모델링을 통해 구한 STO와 Ru 하부 전극 계면 사이 에너지 장벽이 0.74 eV 로, 삽입층이 없는 경우 (0.32 eV) 대비 크게 개선되어, 누설 전류가 크게 억제되는데 기여하였다.
본 연구는 계면 패시베이션, 응력 제어 등을 통한 STO 막질 개선 뿐 아니라 산소 공공 치유 등을 통한 밴드 구조 변화 등을 이루어내며, 기존에 필수적으로 요구되었던 시드 STO 막의 도입 없이도 DRAM 커패시터에 적합한 우수한 전기적 특성을 확보하였다는데 의의가 있다. 또한 저온 결정화를 통해 BEOL 공정 온도 내에서 물리적 결함이 적은 고유전율 STO 박막을 구현함으로서 차세대 고집적 DRAM 공정의 상용화를 앞당길 수 있을 것으로 기대한다.

다국어 초록 (Multilingual Abstract)

Dynamic random-access memory (DRAM) is a volatile memory widely used in computers and electronic devices to store data and enable rapid read/write operations. As device dimensions continue to scale down to meet growing storage demands, DRAM capacitors have reached their structural limits. To maintain capacitance without altering device architecture, high-permittivity (high-k) dielectrics are required. Strontium titanate (SrTiO3, STO), with a dielectric constant exceeding 300, is a promising candidate. However, its relatively narrow bandgap (3.2 eV) renders it prone to leakage unless it is incorporated with high work function electrodes such as Ru or RuO2.
Atomic layer deposition (ALD) is essential for conformally depositing high-aspect-ratio capacitor structures, but ALD of STO on Ru bottom electrodes suffers from interfacial redox reactions that drive CVD-like overgrowth of Sr and Ti in the initial cycles. The resulting non-stoichiometric, low-density films contain residual ligands and carbonate impurities degrade the dielectric properties of STO and form microstructural defects such as voids during post-deposition annealing, all of which exacerbate leakage currents.
In this work, a sub-nanometric (~0.6 nm) GeO2 insertion layer (IL) is introduced at the STO/Ru interface to passivate the oxygen diffusion from the Ru surface. From the first ALD cycle, the GeO2 IL enforces uniform Sr/Ti stoichiometry, suppresses residual ligand and SrCO3 formation, and yields as-deposited STO films with high density and smooth surface morphology. During post-deposition annealing, the low-melting-point Ge atoms diffuse into the STO lattice, lowering the perovskite crystallization temperature by ~100 °C (575 °C) compared to the conventional annealing process (650 °C). The GeO2 IL inserted at the STO bottom interface minimizes residual tensile stress in the STO film after annealing, thereby lowering the energy barrier for crystallization. In contrast, GeO2 inserted in the mid or top layer of the STO film accumulates tensile stress and degrades film quality, inhibiting low-temperature crystallization, confirming that bottom-interface insertion yields optimal STO film properties. Consequently, optimized STO/GeO2 structures achieve the sufficient crystallinity at 575 °C, attain a bulk dielectric constant of ~210, and exhibit a minimum equivalent oxide thickness (EOT) of 0.4 nm that meets DRAM leakage current criterion, which is substantially improved over STO without an insertion layer (minimum EOT 0.7 nm), resulting in markedly enhanced J–EOT performance.
Moreover, whereas STO films without a GeO2 IL layer show asymmetric leakage current–voltage behavior, STO grown on a 0.6 nm-thick GeO2 layer not only exhibits significantly suppressed leakage current but also symmetric J–V curves. This improvement arises from minimizing the reduction of the native Ru oxide via GeO2 insertion, which raises the effective work function, and from suppressed n-type defects by Ge–O diffusion into the STO film during annealing, which substantially reduces the concentration of oxygen vacancies in STO. Frequency-dependent capacitance measurements further confirm that oxygen vacancy-induced localized polarization effects are mitigated, leading to diminished voltage dependence of capacitance. Leakage current mechanism modeling indicates that the charge injection barrier at the STO/Ru bottom electrode increases to 0.74 eV with the GeO2 interlayer, compared to 0.32 eV of STO without GeO2 IL, thereby contributing significantly to leakage suppression.
This work is significant not only for improving STO film quality via interface passivation and film stress control but also for engineering the band structure through oxygen vacancy curing, all without the previously required seed layer STO. By enabling low-temperature crystallization of high-k STO films with minimal microstructural defects under BEOL-compatible thermal budgets, it paves the way for the integration of next-generation, ultra-high-density DRAM capacitors.

목차 (Table of Contents)

• Abstract i
• Table of Contents iv
• List of Figures vii
• List of Tables xiv
• List of Abbreviations xv
• 1. Introduction 1
• 1.1. Atomic Layer Deposition 1
• 1.2. Dynamic Random Access Memory 4
• 1.3. High-k Materials for DRAM Capacitor 7
• 1.4 Bibliography 10
• 2. Atomic Layer Deposition of SrTiO3 on GeO2-passivated Ru electrode 12
• 2.1 Introduction 12
• 2.2 Experimental methods 17
• 2.2.1 Film Preparation 17
• 2.2.2 Film Analysis 20
• 2.3 Results and Discussion 21
• 2.3.1 ALD Behavior of GeO2 and SrTiO3 21
• 2.3.2 Improved Film Properties of b-Ge-STO 35
• 2.3.3 Low-temperature Crystallization of b-Ge-STO 38
• 2.3.4 Impact of GeO2 IL on Low-temperature Crystallization of STO 49
• 2.3.5 Effect of GeO2 Thickness on Crystalline and Electrical Properties of b-Ge-STO 64
• 2.3.6 Electrical Properties of Low-temperature Annealed b-Ge-STO with Optimization 71
• 2.4 Conclusion 74
• 2.5 Bibliography 76
• 2.6 Acknowledgments 82
• 3. Impact of GeO2 Insertion on Leakage Current Suppression in RuO2/SrTiO3/Ru Capacitor 83
• 3.1 Introduction 83
• 3.2 Experimental methods 85
• 3.2.1 Film Preparation and Analysis 85
• 3.2.2 Calculation Methods 86
• 3.3 Results and Discussion 90
• 3.3.1 STO Band Modulation by GeO2 Insertion 90
• 3.3.2 Conduction Mechanism 109
• 3.3.3 Effect of Al Doping in Ge-STO 118
• 3.3.4 DRAM Operation Characteristics of Ge-STO 125
• 3.4 Conclusion 131
• 3.5 Bibliography 132
• 3.6 Acknowledgments 137
• 4. Conclusion 138
• Abstract (in Korean) 141