Study of Al-doped ZnSnO Amorphous Oxide Semiconductor for Highly Reliable Thin-Film Transistors and Capacitorless DRAM Applications = 고신뢰성 박막 트랜지스터 및 커패시터리스 DRAM 응용을 위한 Al-도핑 ZnSnO 비정질 산화물 반도체 연구

국문 초록 (Abstract)

동적 랜덤 접근 메모리 (DRAM)의 채널 물질로는 단결정 실리콘, 다결정 실리콘, 비정질 실리콘에 대한 폭넓은 연구가 수행되어 왔다. 단결정 실리콘은 높은 캐리어 이동도를 제공하나, 제조 공정 비용이 매우 높다는 한계가 있으며, 다결정 실리콘은 결정립 경계로 인한 신뢰성 저하 문제를 가진다. 또한, 비정질 실리콘은 다수의 트랩 상태로 인해 낮은 이동도를 나타낸다. 이에 반해, 비정질 산화물 반도체 (amorphous oxide semiconductors, AOS)는 원자층 증착 (atomic layer deposition, ALD) 공정과의 높은 적합성으로 인해 3차원 집적에 유리한 물질로 주목받고 있다. AOS는 우수한 박막 균일성, 높은 온전류 (ION), 그리고 극히 낮은 오프전류 (IOFF)를 구현할 수 있어 차세대 DRAM 채널 물질로서 유망한 후보군이다.
AOS 중에서도 인듐 기반 화합물은 높은 캐리어 이동도로 인해 활발히 연구되어 왔다. 그러나 인듐은 지구상에 존재량이 적어 원가 측면에서 비효율적인 한계가 존재한다. 본 연구에서는 인듐과 동일한 전자 구조를 갖는 주석 (Sn)을 도입한 비정질 아연-주석-산화물 (amorphous zinc-tin-oxide, a-ZTO) 기반 AOS를 활용하여, 경제성과 우수한 전기적 성능을 동시에 확보하고자 하였다. 이는 기존 문헌에서 해당 조성에서의 최적 소자 특성이 보고된 바 있는 주석 원자비 40 at%를 기반으로 설계되었다.
DRAM은 기존의 1트랜지스터-1커패시터 (1T1C) 구조로부터 지속적인 소형화가 진행되어 왔다. 그러나 소자의 스케일이 작아질수록 저장 커패시터의 정전 용량은 재료 및 구조적 개선에도 불구하고 감소하게 되며, 이는 감지 증폭기 (sense amplifier)에 의해 안정적인 신호 감지가 어려워지는 문제를 초래한다. 이에 대한 대안으로, 두 개의 트랜지스터만을 이용한 커패시터리스 DRAM 구조 (2T0C)가 최근 주목받고 있다. 특히, AOS를 채널 물질로 사용하는 2T0C 구조는 AOS의 넓은 밴드갭 (Eg)에 기인한 매우 낮은 IOFF를 실현할 수 있어 장시간 데이터 보존 (retention)에 유리하다.
그러나 AOS는 게이트 바이어스 스트레스 (NBS: negative bias stress, PBS: positive bias stress) 하에서 임계 전압 (threshold voltage, Vth)의 불안정성이 발생할 수 있으며, 이는 2T0C DRAM 소자의 장기적인 retention 확보를 위해 반드시 개선되어야 한다. 또한, 저전력 구동, 넓은 판독 윈도우 (read window), 낮은 커패시턴스 커플링을 달성하기 위해, 유닛 트랜지스터는 0 V에 가까운 Vth, 낮은 서브스레시홀드 스윙 (subthreshold swing, SS), 높은 ION 특성을 동시에 갖추어야 한다. 따라서 본 연구에서는 재료적 및 구조적 측면에서 유닛 트랜지스터의 특성을 최적화하고, 이를 바탕으로 2T0C DRAM 셀을 제작하여 평가하였다.
우선, 단위 트랜지스터의 최적화를 위해 채널의 후열처리 (post-deposition annealing, PDA) 온도에 따른 a-ZTO 박막 트랜지스터 (thin-film transistor, TFT)의 전기적 특성을 분석하였다. 비정질 구조는 최대 600 oC까지 유지되었으며, 이 온도 범위에서 박막의 치밀화와 함께 테일 상태 (tail states)의 밀도가 감소하여 이동도가 약 3배 향상되었다. 그러나 NBS 조건에서는 이상적인 험프 (hump)가 관찰되었으며, 이는 기존 열산화막 (SiO2) 게이트 절연막의 대체가 필요함을 시사하였다.
다음으로, 다양한 게이트 절연막이 a-ZTO TFT의 전기적 특성에 미치는 영향을 비교하였다. SiO2 게이트 절연막에서 나타난 이상 험프는 하프늄 산화물 (HfO2) 및 알루미늄 도핑 티타늄 산화물 (Al-doped TiO2, ATO)을 사용할 경우 제거되었다. 이러한 험프는 Sn 관련 결함이 SiO2 내부로 확산된 결과로 분석되었다. 한편, ATO는 Ti의 a-ZTO 채널로의 확산을 통해 산소 관련 결함을 억제함으로써, HfO2에 비해 NBS 및 PBS 조건 모두에서 더 우수한 안정성을 나타내었다. 그러나 ATO는 이동도 감소로 인한 ION 저하가 동반되어, 안정성과 이동도 간의 트레이드오프가 존재하였다.
또한, Al2O3 패시베이션이 a-ZTO TFT의 전기적 특성에 미치는 영향을 조사하였다. 산소원으로 오존 (O3)을 사용하여 300  oC에서 증착된 Al2O3는 테스트된 조건 중 가장 우수한 전류–전압 (I–V) 특성을 보였으나, 약 -4 V 수준의 음의 Vth 이동이 여전히 관찰되었다. 이는 Al2O3 패시베이션층이 하부 a-ZTO 채널로부터 산소를 추출한 결과로 해석된다. 이를 개선하고자 비정질 알루미늄 도핑 ZTO (a-AZTO) 채널을 개발하였으며, 이를 통해 패시베이션 이후의 Vth 이동을 효과적으로 억제할 수 있었다.
한편, PBS 조건에서 HfO2 게이트 절연막은 심각한 I–V 특성 왜곡을 야기하여 평가에 부적합하였다. 반면, 형성 엔탈피가 높고 고유 결함 밀도가 낮은 것으로 예상되는 Al2O3를 게이트 절연막으로 적용한 경우, 이러한 왜곡이 제거되었다. 최종적으로, 10 nm Al2O3 / 30 nm SiO2 이중 게이트 절연막을 채택함으로써, 3차원 DRAM에 적합한 트랜지스터 특성—Vth = 0.16 V (enhancement 모드), SS = 113 mV/decade, 포화 이동도 = 9.11 cm2/Vs—을 구현하였으며, 1000초 동안의 NBS 및 PBS 스트레스 테스트에서도 각각 -0.054 V 및 +0.11 V의 최소한의 Vth 이동만을 보였다. 더불어 기존 TiN 소스/드레인 (S/D) 전극을 인듐 주석 산화물 (ITO)로 변경하여 더 작은 a-AZTO와의 접촉 저항 (RSD)를 형성해 포화 이동도를 15.62 cm2/Vs 까지 증가시켰다.
이후, a-AZTO 기반 2T0C DRAM 셀을 제작하고 그 특성을 평가하였다. 게이트 전극으로는 제로에 가까운 Vth 구현을 위해 백금 (Pt)을 사용하였고, 게이트 절연막으로는 10 nm 두께의 Al2O3, 채널 물질로는 500 oC에서 열처리된 a-AZTO를 적용하였다. 또한, S/D 전극으로는 a-AZTO와의 낮은 접촉 저항 (RSD)을 형성하는 50 nm 두께의 ITO을 사용하였고, 10 nm 두께의 Al2O3 패시베이션층을 ALD 공정으로 증착하였다.

다국어 초록 (Multilingual Abstract)

As channel materials for dynamic random-access memory (DRAM), extensive research has been conducted on single-crystal silicon, polycrystalline silicon, and amorphous silicon. While single-crystal silicon offers high carrier mobility, it suffers from high fabrication costs. Polycrystalline silicon faces reliability issues due to grain boundaries, and amorphous silicon is limited by low mobility caused by abundant trap states. In contrast, amorphous oxide semiconductors (AOSs) are well-suited for three-dimensional integration owing to their compatibility with atomic layer deposition (ALD). Their excellent film uniformity, high on-current (ION), and extremely low off-current (IOFF) make AOSs promising candidates for next-generation DRAM channel applications. Among amorphous oxide semiconductors (AOSs), indium-based compounds have been extensively studied due to their high carrier mobility. However, indium suffers from poor cost-effectiveness owing to its limited natural abundance. In this work, an amorphous-zinc-tin-oxide (a-ZTO)-based AOS incorporating tin (Sn), which shares the same electronic configuration as indium, was investigated to achieve both economic viability and excellent electrical performance. A Sn atomic ratio of 40 at% was employed, based on prior studies reporting optimal device characteristics at this composition.
DRAM has been continuously scaled down from the conventional one-transistor–one-capacitor (1T1C) architecture. However, as scaling progresses, the capacitance of the storage capacitor decreases, even with advances in materials and structural designs, making it increasingly difficult to ensure sufficient charge for reliable sensing by the sense amplifier. As a promising alternative, capacitorless DRAM architectures employing two transistors (2T0C) have recently gained attention. In particular, 2T0C devices using AOSs as the channel material can achieve exceptionally low IOFF due to the wide bandgap (EG) of AOSs, thereby enabling extended data retention. However, AOS materials suffer from threshold voltage (Vth) instability under negative and positive gate bias stress (NBS and PBS), which must be mitigated to ensure long retention in 2T0C DRAM cells using the intrinsically low IOFF of AOS. Furthermore, for low-power operation, a wide read window, and reduced capacitive coupling, the unit transistor should exhibit a near-zero Vth, a low subthreshold swing (SS), and a high ION. Accordingly, in this study, the unit transistor characteristics were optimized from both material and structural perspectives, and the resulting 2T0C DRAM cell was fabricated and evaluated.
To optimize the unit transistor, we first investigated the electrical characteristics of a-ZTO thin-film transistors (TFTs) as a function of channel post-deposition annealing (PDA) temperature. The amorphous phase was maintained up to 600 oC, during which film densification was observed, and the density of tail states decreased with increasing PDA temperature. As a result, the mobility improved by ~3 times. However, an abnormal hump was observed under NBS tests, indicating the need to replace the conventional thermal SiO2 gate insulator.
Secondly, we investigated the effect of different gate insulators on the electrical characteristics of a-ZTO TFTs. The abnormal hump observed with the SiO2 gate in the insulator was eliminated when hafnium oxide (HfO2) and aluminum-doped titanium oxide (Al-doped TiO2, ATO) were employed. This hump was attributed to Sn-related defects diffusing into the SiO2 layer. In contrast, ATO suppressed oxygen-related defects through Ti diffusion into the a-ZTO channel, resulting in superior stability under both NBS and PBS conditions compared to HfO2. However, both ATO and HfO2 exhibited a trade-off between stability and mobility, as they decreased the ION.
Finally, the effect of Al2O3 passivation on the electrical characteristics of a-ZTO TFTs was investigated. Al2O3 deposited at 300 oC using O3 as the oxygen source exhibited the best current–voltage (I–V) characteristics among the tested conditions; however, a significantly negative Vth of approximately -4 V was still observed. This shift was attributed to the extraction of oxygen from the underlying a-ZTO channel by the Al¬2O3 passivation layer. To address this issue, an amorphous Al-doped ZTO (a-AZTO) channel was developed, which effectively suppressed the Vth shift after passivation. Additionally, the use of HfO2 as a gate insulator caused severe distortion in the I–V characteristics under PBS conditions, making it unsuitable for evaluation.
In contrast, when Al2O3, which is expected to have a higher formation enthalpy and fewer intrinsic defects, was employed as the gate insulator, the distortion was eliminated. Finally, adopting a 10-nm-thick Al2O3/30-nm-thick SiO2 gate insulator demonstrated optimized TFT characteristics for three-dimensional (3D) DRAM: a Vth of 0.16 V (enhancement operation), a SS of 113 mV/decade, and a saturation mobility of 9.11 cm2/Vs, and minimal Vth shifts of -0.054 V and 0.11 V during 1000 s of NBS and PBS tests, respectively.
Next, an a-AZTO 2T0C DRAM cell was fabricated and evaluated. Platinum (Pt) was employed as the bottom gate electrode to achieve a near-zero Vth. A 10-nm-thick Al2O3 layer was used as the gate insulator, and a-AZTO annealed at 500 oC was adopted as the channel material. 50-nm-thick indium tin oxide (ITO), known for its low contact resistance (RSD) with a-AZTO channel, was used as the source/drain (S/D) electrode. In addition, a 10-nm-thick Al2O3 passivation layer was deposited via ALD.
The unit transistor of the fabricated a-AZTO 2T0C device exhibited a Vth of -0.14 V, a SS of 141 mV/decade, and a field-effect mobility of 9.53 cm2/Vs. Under NBS and PBS tests conducted for 1000 s, the Vth shifted by only -10 mV and +1 mV, respectively, indicating high device reliability. In addition, under negative and positive bias temperature stress (NBTS and PBTS) tests, the Vth shifted in the opposite direction of the initial stress polarity, which is attributed to the low oxygen vacancy (VO) concentration in the a-AZTO channel and the presence of hydrogen within the gate insulator.
The retention characteristics of the fabricated a-AZTO 2T0C DRAM cell were evaluated at room temperature for 32,000 s, during which the storage node (SN) voltage (VSN) increased over time, indicating no retention failure. At elevated temperatures, retention failure was observed and attributed to leakage governed by the Poole–Frenkel emission mechanism. With the long retention time, 5-bit operation was reliably maintained for 100 s, demonstrating multilevel operation. Additionally, stable endurance was confirmed over 5 × 1010 cycles. Finally, the absence of a floating body effect (FBE) was experimentally verified for the first time.
This work demonstrates the achievement of superior electrical properties using a cost-effective a-AZTO channel, outperforming conventional In-based AOSs and highlighting its potential as a next-generation high-performance DRAM channel material.

목차 (Table of Contents)

• Abstract i
• Table of Contents vi
• List of Tables ix
• List of Figures xi
• List of Abbreviations xxii
• 1. Introduction 1
• 1.1. Overview 1
• 1.2. References 7
• 2. Optimization of a-ZTO-based TFTs 9
• 2.1. Introduction 9
• 2.2. Experimental Methods 12
• 2.2.1 Sample preparation 12
• 2.2.2 Characterization and measurements 14
• 2.3. Results and Discussions 16
• 2.3.1. Channel post-deposition annealing 16
• 2.3.2. Gate insulator 28
• 2.3.3. Passivation layer 52
• 2.3.4. Source/Drain electrodes 78
• 2.4. Conclusion 86
• 2.5. References 89
• 3. Memory operation of a-AZTO capacitorless DRAM 93
• 3.1. Introduction 93
• 3.2. Experimental Methods 97
• 3.2.1. Sample preparation 97
• 3.2.2. Characterization 97
• 3.3. Results and Discussions 100
• 3.3.1. a-AZTO thin film 100
• 3.3.2. Unscaled a-AZTO thin-film transistor and capacitorless dynamic random-access memory 110
• 3.3.3. Scaled a-AZTO capacitorless dynamic random-access memory capacitorless dynamic random-access memory 119
• 3.3.4. Optimized a-AZTO thin-film transistor and capacitorless dynamic random-access memory 122
• 3.4. Conclusion 132
• 3.5. References 134
• Conclusion 138
• List of Publications 141
• 1. Refereed Journal Articles (SCI) 141
• 2. Conferences 144
• Abstract (in Korean) 150