Secure In-memory Computing based on Multifunctional Memristive Crossbar Array = 다기능 멤리스터 크로스바 어레이 기반 안전한 메모리 내 컴퓨팅

국문 초록 (Abstract)

전통적인 컴퓨팅 아키텍처는 폰 노이만 모델을 기반으로 하며, 프로세서와 메모리가 물리적으로 분리되어 있어 연산과 저장을 위해 빈번한 데이터 이동이 필요하다. 지난 수십 년 동안 프로세서와 메모리 간의 성능 격차는 점점 커져 왔으며, 무어의 법칙이 한계에 다가감에 따라 속도 향상에도 물리적인 한계가 존재한다. 또한, 인공지능, 사물인터넷, 빅데이터의 급격한 발전으로 데이터 양이 폭발적으로 증가하면서, 데이터 이동에 수반되는 에너지 소모와 지연 문제가 심화되고 있는데, 이러한 현상을 폰 노이만 병목 현상이라 부른다. 이를 완화하기 위해 근접 메모리 컴퓨팅과 인메모리 컴퓨팅과 같은 접근 방식이 등장했으며, 이 중 인메모리 컴퓨팅은 본질적으로 병목 현상이 없는 아키텍처를 제공한다. 인메모리 컴퓨팅을 위한 다양한 비휘발성 메모리 후보들 중에서, 저항 변화 메모리는 비휘발성, 저전력 소모, 높은 집적도, 빠른 스위칭 속도, 상보형 금속 산화막 반도체 공정 호환성 등의 이점을 지녀 주목받고 있다.

ReRAM 기반 인메모리 컴퓨팅은 멤리스터 비율 논리, 순차 논리, 상태 유지 논리로 분류된다. 멤리스터 비율 논리는 전압 분할을 통해 전압 기반 연산을 수행하지만, 연산 결과를 저장할 수 없다는 한계가 있다. 순차 논리는 멤리스터의 저항 상태를 출력으로 사용해 연산 결과를 저장할 수 있으나, 트랜스임피던스 증폭기와 같은 추가 회로가 필요해 상당한 오버헤드가 발생한다. 반면, 상태 유지 논리는 멤리스터의 저항 상태를 입력과 출력 모두로 사용하여 단순한 직렬 연결과 인메모리 결과 저장이 가능하므로, 인메모리 컴퓨팅에 매우 적합하다. 그러나 상보형 금속 산화막 반도체 기반 논리 연산 대비 느린 동작 속도와 소자 변동에 따른 논리 오류 발생 가능성 등의 한계가 있어, 특정 컴퓨팅 응용 분야에서 신뢰성 있는 동작을 위해 정밀한 전압 및 회로 설계가 요구된다.

본 연구에서는 멤리스터 기반 상태 유지 논리의 효율성을 향상시키기 위한 새로운 상태 유지 논리 패러다임을 제안한다. 본 연구는 Ta/HfO2/RuO2 (THR) 멤리스터를 활용한 이중 극성 멤리스터 크로스바 어레이를 기반으로 한 하드웨어 기반 암호 엔진을 제안하며, 확률적 및 결정적 연산을 동시에 활용해 보안성과 효율성을 높였다. 본 시스템은 멤리스터 어레이 내에서 무작위 키 생성 과 배타적 논리 합 기반 논리 연산을 통합하여, 완전히 저항 기반 데이터 표현을 통해 바이너리 데이터의 견고한 암·복호를 가능하게 한다. 본 연구에서는 제안한 하드웨어 및 암호 방식의 견고성을 검증하기 위해 알파벳 이미지 데이터 암호화에 대한 실험적 검증과 개별 지문 인증의 어레이 규모 시뮬레이션을 수행하였다. 그 결과, 제안한 하드웨어가 복호화 없이도 안전하게 데이터 처리를 수행할 수 있는 동형 암호구현의 가능성을 보여주었으며, 이를 통해 멤리스터 하드웨어가 저항 기반 디지털 컴퓨팅 하드웨어로 진화할 수 있는 길을 제시한다.

또한 본 연구에서는 저항 스위칭 멤리스터와 임계 스위칭 멤리스터를 통합한 이종 멤리스터 크로스바 어레이에서 상태 유지 배타적 논리합 및 배타적 논리합 부정연산을 가장 효율적으로 구현하는 방안을 제시한다. THR 저항 스위칭 멤리스터와 Ag/TiN/HfO2/RuO2 (ATHR) 임계 스위칭 멤리스터를 동일한 어레이 아키텍처 내에 통합하고, 동일한 유전체 층과 하부 전극을 공유함으로써, 입력 손실 없는 단일 단계 상태 유지 배타적 논리합 및 배타적 논리합 부정연산을 입력 인식 경계 설정을 통해 구현하였다. 마지막으로, 임계 스위칭 멤리스터의 이완 특성을 활용해, 본 연구에서는 최초로 상태 유지 논리 내에서 인메모리 로직 잠금의 개념을 도입하고, 하드웨어 보안을 강화할 수 있는 방법론을 제안한다.

다국어 초록 (Multilingual Abstract)

Conventional computing architectures, based on the von Neumann model, physically separate the processor and memory, necessitating frequent data transfers for computation and storage. Over recent decades, disparities between processor and memory performance have grown, and further speed improvements face physical limits as Moore’s law approaches its end. Additionally, the rise of artificial intelligence, the Internet of Things (IoT), and big data has dramatically increased data volumes, exacerbating energy and latency challenges associated with data movement—a phenomenon known as the von Neumann bottleneck. To mitigate this, approaches like near-memory computing and in-memory computing have emerged, with the latter offering a fundamentally bottleneck-free architecture. Among various non-volatile memory candidates for in-memory computing, ReRAM stands out due to its non-volatility, low power consumption, scalability, fast switching speed, and CMOS compatibility.
ReRAM-based in-memory computing is categorized into memristor ratioed logic, sequential logic, and stateful logic. Memristor ratioed logic performs voltage-based operations through voltage division but cannot store computation results. Sequential logic allows result storage by using memristor resistance states as outputs but requires additional circuitry, such as transimpedance amplifiers, leading to significant overhead. Stateful logic, using memristor resistance states for both inputs and outputs, enables simple cascading and in-memory result storage, making it highly suitable for in-memory computing. However, it faces challenges such as slower speeds compared to CMOS and susceptibility to logic errors due to device variations, necessitating precise voltage and circuit design for reliable operation in specific computing applications.
Herein, a novel stateful logic paradigm is proposed to enhance the efficiency of memristor-based stateful logic. This study proposes a hardware-based cryptographic engine using a dual-polarity memristive crossbar array with Ta/HfO2/RuO2 memristors, utilizing stochastic and deterministic operations for enhanced security and efficiency. The system integrates random key generation and XOR-based logic operations within the memristive array, enabling robust encryption and decryption of binary data with a fully resistive data representation. Experimental validation of alphabet image data encryption and the array scale simulation of individual fingerprint authentication are conducted to validate the robustness of the proposed hardware and cryptographic method. The results demonstrate the potential of the proposed hardware for homomorphic encryption, enabling secure data processing without decryption, which can pave the way for memristive hardware to evolve into resistance-based digital computing hardware.
In addition, this study presents the most efficient implementation of stateful XOR operations in a heterogeneous memristive crossbar array that integrates resistive switching memristors and threshold switching memristors. By integrating Ta/HfO₂/RuO₂ resistive switching memristors and Ag/TiN/HfO₂/RuO₂ threshold switching memristors within a single array architecture, sharing the same dielectric layer and bottom electrode, input-loss-free one-step stateful XOR operations are achieved through an input-awareness decision boundary. Finally, using the relaxation behavior of threshold switching memristors, this work introduces, for the first time in stateful logic, the concept of in-memory logic locking and proposes methodologies to enhance hardware security.

목차 (Table of Contents)

• Abstract i
• Table of Contents v
• List of Tables vii
• List of Figures viii
• List of Abbreviations xvi
• 1. Introduction 1
• 1.1. In-memory computing with memristive crossbar array 1
• 1.2. Paradigm of the stateful logic 3
• 2. In-memory Error Detection and Correction Module for Secure Processing 10
• 2.1. Introduction 10
• 2.2. Variation-aware stateful logic gate based on stateful neural network 14
• 2.3. Electrical characteristics of a single Pt/Ti/TiOx/Pt memristor 16
• 2.4. Limiting error cases and requirements for error detection and correction module 18
• 2.5. Error detection and correction modules with Ex-Logic Gates 20
• 2.6. Comparison between previously studied EDCMs 25
• 2.7. Pespective on the research direction of the memristive stateful logic 28
• 3. In-memory Cryptographic Engine using DP-CBA for Data Security 41
• 3.1. Introduction 41
• 3.2. Multidomain in-memory computing based on dual-polarity crossbar array 43
• 3.3. Fabrication and structural analysis of DP-CBA 45
• 3.4. Electrical characteristics of DP-CBA 47
• 3.5. Reliable and Nonvolatile Key Generation with Set Voltage Distribution 50
• 3.6. Reliable Logic Operations based on DP-CBA 53
• 3.7. Cryptographic Data Processing and Homomorphic Individual Authentication with THR DP-CBA 60
• 4. In-memory Logic Locking using HM-CBA for Hardware Security 97
• 4.1. Introduction 97
• 4.2. Auxiliary Serial Resistor in HM-CBA: Role and Effectiveness in the Stateful Logic 99
• 4.3. Fabrication and structural analysis of HM-CBA 104
• 4.4. Electrical characteristics of HM-CBA 106
• 4.5. Principle of the logic gate using HM-CBA 107
• 4.6. Logic locking for hardware security 109
• 5. Conclusion 120
• Bibliography 122
• Abstract in Korean 126