Scaling and Characterization of Oxide Transistor and Lateral RRAM for Parallel 1T-1R Integration = 병렬 1T-1R 집적을 위한 산화물 트랜지스터 및 측면형 RRAM의 스케일링과 특성 분석

다국어 초록 (Multilingual Abstract)

The vertical NAND (V-NAND) represents the core of high-density memory technology supporting the Fourth Industrial Revolution, driven by artificial intelligence (AI), autonomous driving, the Internet of Things (IoT), and big data. However, the V-NAND is approaching its intrinsic scaling limit, constrained by the confined chip size and the difficulty of further reducing lateral cell dimensions. As a promising alternative, vertical thin-film transistor resistive random access memory (V-TFT-RRAM) has attracted increasing attention.
This study focuses on integrating a planar oxide transistor (1T) with a lateral memristor (1R), aiming to establish electrical and structural compatibility between the two devices. To realize this structure, the optimization of a single planar 1T-1R device with parallel configuration is crucial, including transistor scaling, analysis of a memristor with identical electrodes, and comprehensive evaluation of the planar 1T-1R device characteristics.
In the first part of this study, the device parameters of the IGZO-based oxide transistor were investigated to achieve channel-length scaling below 100 nm. Subthreshold characteristics were improved by optimizing the channel thickness and annealing conditions, and the gate oxide thickness was adjusted to suppress the degradations of the subthreshold swing (SS) and the negative shift of threshold voltage (Vth) associated with scaling. Consequently, a 100 nm channel device exhibiting an SS of 140 mV/dec and a Vth -1.1 V was obtained.
The second part of this study investigated the resistive switching behavior of a Ti/HfO2/Ti (THT) memristor employing Ti electrodes. Although self-rectifying behavior is generally achieved through asymmetric band alignment using electrodes with different work functions, identical electrodes are required in a parallel 1T-1R configuration. To clarify the switching behavior under this constraint, both a conventional vertical MIM-type THT stack and a lateral-type THT configuration were evaluated. Differences in stack order, interface formation, and effective switching length led to distinct switching tendencies. The quasi-symmetric MIM THT device exhibited bidirectional self-rectifying behavior, whereas the lateral 1R device showed self-rectifying characteristics arising from partially formed filamentary conduction confined to a nanoscale switching region.
Finally, the planar 1T-1R device was fabricated by integrating the lateral 1R device on top of the scaled 1 T, forming a parallel structure. The electrical behavior depended on the sequence of channel annealing. When the resistive switching layer was deposited after channel annealing, the device exhibited a negative Vth shift rather than distinct resistive switching, due to the high resistance of the 1R element and the formation of additional interface traps. In contrast, annealing performed after depositing the resistive switching layer on the as-deposited channel resulted in resistive switching, as the 1R resistance was positioned within the appropriate window relative to the 1T ON/OFF resistance.
These results demonstrate that the operation of the parallel 1T–1R structure is governed not by the standalone performance of the individual devices, but by the interfacial condition between the channel and the resistive switching layer. Accordingly, interface control is identified as a critical factor for achieving reliable 1T–1R operation and future stacked V-TFT-RRAM integration.

국문 초록 (Abstract)

수직형 낸드 (V-NAND)는 고집적 메모리 기술의 핵심으로, 인공지능, 자율주행, 사물 인터넷, 빅데이터 등 제 4차 산업혁명을 견인하는 기술들을 뒷받침하고 있다. 그러나 V-NAND는 제한된 칩 면적과 수직 및 수평 스케일링이 한계에 도달하고 있다. 이에 대한 대안으로 수직 박막트랜지스터 기반 저항 메모리 (V-TFT-RRAM)이 주목받고 있다. 본 연구는 평면 구조의 산화물 트랜지스터 (1T)와 횡방향 저항소자 (1R)을 병렬로 통합하여, 두 소자 간 전기적 구조적 호환성을 확보하는 데 초점을 두었다. 이러한 병렬 1T-1R 단일 소자의 병렬 동작을 확보하기 위해서는 트랜지스터 스케일링, 동일 전극 기반 멤리스터 분석, 그리고 평면 1T-1R 제작 및 특성 평가를 포함한 최적화가 요구된다.
본 연구에서는 IGZO 기반 산화물 트랜지스터의 채널 길이를 100 나노 이하로 축소하기 위한 소자 파라미터를 조사하였다. 채널 두께 및 후열처리 조건을 최적화하여 문턱 전압 이하 스윙 특성을 개선하였으며, 트랜지스터 채널 스케일링 시 심화되는 단채널 효과를 억제하기 위해 게이트 절연막 두께 및 물질을 조절하였다. 그 결과, 문턱 전압 스윙 값 140mV/dec 및 문턱 전압 -1.1 V의 성능을 갖는 100 나노 채널 소자를 확보하였다.
또한 본 연구에서는 Ti/HfO2/Ti (THT)구조의 멤리스터에서 Ti 전극을 사용할 때의 저항 변화 거동을 분석하였다. 일반적을 자가 정류형 멤리스터는 서로 다른 일 함수의 전극을 이용한 비대칭 밴드 정렬로 구현되지만, 병렬 1T-1R 구조에서는 동일 전극 사용이 필수적이다. 이러한 조건에서 멤리스터의 저항 변화 거동을 규명하기 위해, 일반적인 MIM 구조 THT 소자와 횡방향 THT 구조를 제작 및 평가하였다. 적층 순서, 전극과 저항 변화 층의 계면 형성, 저항 변화 길이 차이에 따라 두 소자는 서로 다른 거동을 나타냈다. MIM 구조 THT소자는 양방향 자가 정류 저항변화를 나타냈으며, 횡방향 THT 소자는 나노 미터 범위로 축소화된 스위칭 영역에서 필라멘트에 기반한 자가정류 거동을 나타냈다.
마지막으로, 횡방향 1R 소자를 축소화된 1T 위에 적층하여 병렬 연결 된 평면 1T-1R 구조를 제작하였다. 이 구조에서 전기적 동작은 채널 열처리 순서에 따라 다른 거동을 보였다. 채널 열처리 이후에 저항 변화 층을 증착한 경우, 저항 변화 층의 높은 저항과 증착 시 발생하는 결함으로 뚜렷한 저항 변화 거동 없이 문턱 전압의 음의 방향 이동이 지배적으로 나타났다. 반면, 채널 상단에 저항 변화 층을 증착하고 나서 열처리를 진행한 경우에는 저항 변화 층의 저항이 트랜지스터의 ON/OFF 저항 범위 내에 위치하여 저항 변화 거동이 나타났다. 이러한 결과는 1T–1R 구조의 동작 특성이 개별 소자의 성능보다는 트랜지스터–저항변화층 계면의 상태에 의해 결정됨을 의미하며, 신뢰성 높은 1T–1R 동작을 위해서는 공정 순서를 통한 계면 제어가 핵심 설계 인자임을 보여준다.
결론적으로, 본 연구는 고집적 V-TFT-RRAM 구조 구현을 위해 요구되는 트랜지스터의 축소, 횡방향 저항변화 소자의 특성 분석, 그리고 1T-1R 공정의 설계 원칙을 단계적으로 규명하였다. 이러한 계면 기반 설계와 공정 최적화는 향후 적층형 V-TFT-RRAM 소자 제작을 위한 기술적 토대로 활용될 수 있을 것이다.

목차 (Table of Contents)

• Abstract i
• Table of Contents iv
• List of Tables viii
• List of Figures viii
• List of Abbreviations xvi
• 1. Introduction 1
• 1.1. Limitations of V-NAND and the need for V-RRAM 1
• 1.2. Structure and operation of V-TFT-RRAM 4
• 1.3. Overview 6
• 1.4. References 11
• 2. Scaling study of IGZO-TFT toward 1T-1R integration 14
• 2.1. Introduction 14
• 2.2. Experimental Methods 17
• 2.3. Results and Discussions 18
• 2.3.1. Channel length scaling and short-channel effects 18
• 2.3.2. Channel thickness dependence 20
• 2.3.3. Gate dielectric dependence 22
• 2.4. Conclusion 29
• 2.5. References 30
• 3. Fabrication and Characterization of a MIM-type and lateral-type Ti/HfO2/Ti Device 35
• 3.1. Introduction 35
• 3.2. Experimental Methods 37
• 3.3. Results and Discussions 40
• 3.3.1. Structural analysis of the Ti/TiO2-x1/HfOy/TiO2-x2/Ti structure 40
• 3.3.2. Electrical analysis of the Ti/TiO2-x1/HfOy/TiO2-x2/Ti structure 43
• 3.3.3. Conduction and switching mechanism of the THT memristor 46
• 3.3.4. Implementation of XNOR logic and in-memory parity bit generation 48
• 3.3.5. Lateral-type Ti/HfO2/Ti device 50
• 3.4. Conclusion 64
• 3.5. References 65
• 4. Integration and Interfacial Effects in a Planar Parallel 1T-1R structure 71
• 4.1. Introduction 71
• 4.2. Experimental Methods 74
• 4.3. Results and Discussions 76
• 4.3.1. Analytical requirement of 1R for parallel 1T-1R integration 76
• 4.3.2. Long-channel behavior of IA / IAH / IHA 1T1R devices 79
• 4.3.3. Scaling behavior of IAH-1T1R devices 80
• 4.3.4. Scaling behavior of IHA-1T1R devices 82
• 4.3.5. Reliability behavior comparison and XPS analysis 86
• 4.4. Conclusion 98
• 4.5. References 100
• 5. Conclusion 104
• Abstract (in Korean) 106