Methods of Predicting Design Rule Violations at Placement and Synthesizing Complementary FET based Standard Cells = 배치 단계에서 설계 규칙 위반(DRC) 예측 및 CFET 기반 표준셀 자동 합성 기법

다국어 초록 (Multilingual Abstract)

This dissertation presents comprehensive methodologies to improve the routability and design reliability of advanced integrated circuits under emerging technology nodes. As design rules become increasingly complex, challenges such as pin inaccessibility and routing congestion have led to a higher incidence of design rule violations (DRVs). To address these challenges, the first part of this work introduces a machine learning-based framework that predicts potential DRC hotspots by capturing the intricate relationship between pin accessibility and routing congestion. The proposed model integrates graph neural network and convolutional architectures through a newly defined pin proximity graph, effectively representing spatial and connectivity information within cells. Furthermore, by incorporating transfer learning and incremental learning strategies, the model is designed to maintain prediction accuracy across technology nodes while enabling efficient adaptation to new circuit designs.
In the second part, this dissertation presents an automatic synthesis framework for CFET (Complementary FET) standard cells to enhance pin accessibility and routing quality. The proposed framework systematically explores transistor placement and in-cell routing by making optimal use of the backside metal layers. Graph-based pruning
and satisfiability modulo theory (SMT) formulations are employed to achieve efficient and reliable metal connectivity with minimal design overhead. Experimental evaluations demonstrate that the CFET cells synthesized with this method achieve improved routing efficiency and reduced DRV occurrences at the chip level by utilizing less frontside metal compared to conventional CFET designs.
By combining predictive modeling and CFET-aware cell synthesis, this research provides a unified and sustainable approach to DRV reduction, routing optimization, and design scalability for future semiconductor technologies.

국문 초록 (Abstract)

이 논문은 최신 기술 노드에서 고도화되는 집적회로의 라우팅 효율성과 설계 신뢰성을 향상시키기 위한 종합적인 방법론을 제시한다. 설계 규칙이 점점 복잡해짐에 따라 핀 접근성 문제와 라우팅 혼잡 현상이 설계 규칙 위반의 주요 원인으로 대두되고 있다. 본 연구의 첫 번째 부분에서는 핀 접근성과 라우팅 혼잡 간의 복잡한 상호작용을 포착하여 잠재적인 설계 규칙 검사 핫스팟을 예측하는 기계 학습 기반 프레임워크를 제안한다. 새롭게 정의한 핀 근접 그래프를 활용하여 셀 내부의 공간적 및 연결성 정보를 효과적으로 표현하고, 그래프 신경망과 합성곱 신경망을 결합한 모델을 개발하였다. 또한 전이 학습과 증분 학습 기법을 도입하여 기술 노드 간 예측 정밀도를 유지하는 동시에 신규 회로 설계에 대한 효율적인 적응을 가능하게 하였다.
두 번째 부분에서는 보완형 전계효과 트랜지스터 표준셀의 자동 합성 프레임워크를 제안하여 핀 접근성과 라우팅 품질을 향상시켰다. 이 프레임워크는 뒷면 금속층의 최적 활용을 통해 트랜지스터 배치와 셀 내 라우팅을 체계적으로 탐색하며, 그래프 기반 가지치기 및 만족도 모듈로 이론 기반 수식을 적용하여 최소한의 설계 오버헤드로 효율적이고 신뢰성 있는 금속 연결을 달성한다. 실험 결과, 본 방법으로 합성된 셀은 기존 방식에 비해 앞면 금속 사용이 감소하여 라우팅 효율성이 개선되고, 칩 수준에서 설계 규칙 위반 발생이 크게 줄어드는 효과를 보였다.
이처럼 예측 모델링과 보완형 전계효과 트랜지스터 셀 합성을 융합한 본 연구는 미래 반도체 기술에서 설계 규칙 위반 감소, 라우팅 최적화 및 설계 확장성을 위한 통합적이고 지속 가능한 해법을 제공한다.

목차 (Table of Contents)

• Abstract i
• Contents ii
• List of Tables v
• List of Figures vii
• 1 Introduction 1
• 1.1 Design Rule Violations in Advanced Process Nodes 1
• 1.2 Machine Learning Methodologies in EDA 4
• 1.2.1 Graph Neural Network 4
• 1.2.2 Fully Convolutional Network 5
• 1.2.3 Transfer and Incremental Learning 6
• 1.3 The Useof Backside Interconnects in CFET 7
• 1.4 Contribution 10
• 2 Pin Accessibility and Routing Congestion Aware DRC Hotspot Prediction for Designs in Advanced Technology Nodes with Consolidated Practical Applicability and Sustainability 13
• 2.1 Proposed Prediction Methodology 13
• 2.1.1 Overall Flow 13
• 2.1.2 Pin Proximity Graph 14
• 2.1.3 Grid-based Features 21
• 2.1.4 Overall Architecture of PGNN 22
• 2.1.5 GNN Architecture in PGNN 22
• 2.1.6 U-net Architecture in PGNN 24
• 2.1.7 Final Prediction in PGNN 25
• 2.2 Consolidating Practical Applicability and Sustainability 26
• 2.2.1 Incorporating Transfer Learning 26
• 2.2.2 Incorporating Incremental Learning 28
• 2.3 Experimental results 28
• 2.3.1 Experimental Setup 28
• 2.3.2 Analysis of PGNN Performance 31
• 2.3.3 Comparison with Previous Works 32
• 2.3.4 Effectiveness of Transfer Learning 38
• 2.3.5 Effectiveness of Incremental Learning 43
• 3 Synthesis of CFET Standard Cells Utilizing Backside InterconnectsTowards Improving Pin Accessibility 47
• 3.1 Motivation 47
• 3.2 Proposed Methodology 50
• 3.2.1 Overall Flow 50
• 3.2.2 Preprocessing 52
• 3.2.3 Transistor Placement 52
• 3.2.4 In-cell Routing 58
• 3.3 Experimental Results 63
• 3.3.1 Experimental Setup 63
• 3.3.2 Cell Quality Assessment - 2T 64
• 3.3.3 ChipQualityAssessment - 2T 66
• 3.3.4 Cell Quality Assessment - 1T 68
• 3.3.5 ChipQualityAssessment - 1T 70
• 3.3.6 Feasibility In Actual Production Processes 73
• 4 Conclusions 77
• 4.1 Chapter 2 77
• 4.2 Chapter3 78
• Abstract(InKorean) 87