High-Performance, Low-Power and Fully CMOS-Compatible Single-Poly Embedded Flash Memory = 고성능, 저전력, 완전한 CMOS 호환성을 보유한 단일 폴리 내장형 플래시 메모리

국문 초록 (Abstract)

최근 트랜스포머 및 디퓨전 모델과 같은 데이터 집약적 인공지능(AI) 모델의 성장은 고성능 컴퓨팅 하드웨어에 대한 기하급수적인 수요를 견인하고 있다. 그러나 기존의 폰 노이만 아키텍처는 제한된 대역폭과 잦은 데이터 이동에 따른 과도한 전력 소비로 인해 '메모리 장벽' 및 '에너지 장벽'과 같은 심각한 병목 현상에 직면해 있다. 다양한 차세대 임베디드 비휘발성 메모리소자들이 높은 집적도를 제공하지만, 낮은 CMOS 공정 호환성, 비선형적인 가중치 업데이트, 그리고 신뢰성 문제로 인해 온라인 학습 가속기에서의 구현이 지연되고 있다. 따라서 고속 동작, 강력한 신뢰성, 그리고 완전한 공정 호환성을 동시에 제공하는 새로운 시냅스 소자가 이상적인 하드웨어를 위해 필수적이다.
이러한 문제를 해결하기 위해, 고속 온라인 학습을 위한 완전히 CMOS 호환가능한 3-트랜지스터 (3-T) 임베디드 플래시 메모리를 제안한다. 표준 28 nm 완전 공핍형 실리콘 온 인슐레이터 (FD-SOI) 플랫폼에서 제작된 제안된 소자는 커플링 트랜지스터를 위한 N/PMOS 쌍과 NMOS 읽기 트랜지스터로 구성되어, 완전한 CMOS 호환성을 특징으로 한다. 이 구성은 플로팅 게이트로의 효율적인 양방향 전압 전달을 가능하게 하여, 채널 열 전자 (CHE) 프로그래밍과 밴드 간 열 양공 (BBHH) 이레이즈를 수행할 수 있게 한다. 결과적으로, 제안된 3-T 플래시는 파울러-노르트하임 터널링보다 빠른 기록적인 28 ns의 장기 강화(LTP) 및 억제(LTD) 동작을 달성하며, 저전력 구동과 컴팩트한 셀 크기를 실현한다.
제안된 3-T eFlash는 107회의 프로그램/이레이즈 사이클 후에도 최소화된 메모리 윈도우 열화(1.36%)와 문턱 전압 이하 스윙 열화(4.7%)를 보이며 강력한 신뢰성을 입증했다. 최적화된 펄스 방식은 정확하고 안정적인 신경망 학습에 필수적인 특성인 거의 이상적인 선형성(LTP/LTD = -0.9/-0.1)을 달성했다. NeuroSim 프레임워크를 사용한 시스템 레벨 시뮬레이션 결과, 제안된 소자는 최신 임베디드 비휘발성 메모리소자들을 능가하며, 92%의 최고 MNIST 분류 정확도와 100만 개 이미지에 대해 2.68초라는 매우 짧은 학습 지연 시간을 달성했다. 이는 기존 3-T NAND eFlash 대비 353배의 속도 향상을 달성한 것을 의미한다.
또한, 미래의 확장성을 보이기위해 게이트 p-i-n 다이오드를 활용한 2-트랜지스터(2-T) 아키텍처가 제안되었으며, 커스텀 500 nm 고유전율 금속게이트 (HKMG) 공정을 통해 실험적으로 검증되었다. 이 2-T eFlash 설계는 3-T 구조에 비해 단위 셀 면적을 44% 감소시킬 수 있다. 또한 터널링 트랜지스터 (TFET) 구성을 사용하여 초저전력 동작이 가능하며, 프로그래밍 에너지를 4×105배 절감할 수 있는 잠재력을 제공한다. 표준 로직 및 아날로그 회로와의 모놀리식 통합은 고집적 지적 재산권(IP)으로서의 타당성을 확인시켜 준다. 결론적으로, 제안된 eFlash 기술은 확장 가능하고 효율적이며 완전한 CMOS 호환 솔루션을 제공함으로써, FinFET 및 Complementary FET(CFET) 아키텍처를 포함한 첨단 노드에서의 차세대 뉴로모픽 하드웨어를 위한 길을 열어준다.

다국어 초록 (Multilingual Abstract)

The recent growth in data-intensive artificial intelligence (AI) models, such as transformers and diffusion models, has driven exponential demand for high-performance computing hardware. However, the conventional von Neumann architecture faces severe bottlenecks induced by memory, notably the "memory wall" and "energy wall," due to limited bandwidth and excessive power consumption by frequent data movement. While several emerging embedded non-volatile memory (eNVM) devices offer high density, they suffer from poor CMOS compatibility, non-linear weight updates, and reliability issues, delaying their implementation in online training accelerators. Therefore, a novel eNVM device that simultaneously delivers high speed, strong reliability, and full process compatibility is necessary for ideal AI computing hardware.
To address these challenges, we propose a fully CMOS-compatible 3-transistor (3-T) embedded NOR flash memory for high-speed online training. Fabricated on a standard 28 nm fully depleted silicon-on-insulator (FD-SOI) platform, the proposed device consists of an N/PMOS pair for coupling transistors and NMOS read-out transistors, featuring full CMOS compatibility. This configuration enables efficient bidirectional voltage transfer to the floating gate, enabling channel hot-electron (CHE) programming and band-to-band hot-hole (BBHH) erase. Consequently, the proposed 3-T eFlash achieves record-fast 28-ns long-term potentiation (LTP) and depression (LTD) operations faster than Fowler-Nordheim (FN) tunneling, achieving low-power operations and compact cell sizes.
The proposed 3-T eFlash demonstrated strong reliability with minimal memory window degradation (1.36%) and subthreshold swing degradation (4.7%) after 107 program/erase cycles. The optimized pulse scheme achieved near-zero linearity (LTP/LTD = -0.9/-0.1), a critical property for accurate and stable neural network training. System-level simulations using the NeuroSim framework confirmed that the proposed device outperforms state-of-the-art eNVMs, achieving a peak MNIST classification accuracy of 92% and a remarkably short training latency of 2.68 seconds for 1 million images, representing a 353× speedup over conventional 3-T NAND eFlash.
Furthermore, for higher cell density, a 2-T architecture utilizing a gated p-i-n diode capable of bidirectional voltage transfer with a single coupling transistor was proposed and experimentally verified using a 500-nm high-k metal gate process. This design reduces the unit cell area by 44% compared to the 3-T structure. It also enables low-power operation via a tunnel FET configuration, offering a potential 4×105 reduction in programming energy. Monolithic integration with standard logic and analog circuits confirmed its feasibility as high-density intellectual property. In summary, the proposed eFlash technology provides a scalable, efficient, and fully CMOS-compatible solution, paving the way for next-generation AI hardware in advanced nodes, including FinFET and complementary FET (CFET) structures.

목차 (Table of Contents)

• Abstract i
• Contents iii
• List of Tables v
• List of Figures vi
• Chapter 1 Introduction 1
• 1.1 Memory Bottlenecks 1
• 1.2 Embedded Nonvolatile Memory (eNVM) 5
• 1.3 Fully CMOS Compatible Memory 8
• 1.4 Outline of the dissertation 11
• Chapter 2 High Performance Single-Poly eFlash 14
• 2.1 3-T NOR eFlash 14
• 2.2 N/PMOS Coupling Transistors 18
• Chapter 3 Evaluation of Proposed 3-T eFlash 21
• 3.1 Device Fabrication and Measurements 21
• 3.2 Reliability Evaluation 27
• 3.3 Synapse Operations 33
• 3.4 Online Training Performance Evaluation 45
• Chapter 4 High-Density and Low-Power 2-T eFlash 55
• 4.1 Concept of High-Density 2-T eFlash 52
• 4.2 Concept of Low-Power 2-T eFlash 60
• 4.3 Fabrication of Proposed 2-T eFlash 65
• 4.4 Hyper Scaling Potential 78
• Chapter 5 Conclusion 81
• Appendix A. Large-Scale Applicable Charge-Trapping TFETs 83
• Bibliography 96
• 초 록 104
• List of Publications 107