Hardware Interleaving for Mitigating Ciphertext Side-Channel Attacks = 암호문 부채널 공격 완화를 위한 하드웨어 인터리빙 기법

국문 초록 (Abstract)

H-IDE는 최신 VM 기반 신뢰 실행 환경(TEE)에서 발생하는 암호문 부채널 누설(Ciphertext Side-Channel leakage)을 제거하기 위해 설계된 경량 하드웨어 인터리빙 메커니즘이다. 기존 TEE는 AES-XTS와 같이 결정론적 방식의 메모리 암호화를 사용하므로, 동일한 평문을 동일한 물리 주소에 반복 기록할 경우 동일 암호문이 재생성되어 부채널 공격이 가능해진다. H-IDE는 이러한 구조적 누출을 제거하기 위해 소프트웨어 수정 없이 워드 단위로 카운터를 주입한다. 이를 위해 각 워드를 데이터 절반과 카운터 절반으로 분할하며, 이 카운터는 비트 단위로 분할되어 두 개의 메모리 모듈에 분산 저장된다. 1비트 IV 플래그를 사용하여 해당 워드가 인터리빙 형태로 저장되었음을 표시함으로써 인터리빙 적용 여부를 구분하며 병렬로 서로 다른 메모리 모듈에 저장된다. 카운터가 암호화 모듈이 아닌 H-IDE에서 제공되므로, 사용되는 암호 방식에 종속되지 않고 적용할 수 있도록 구성하였다.
인터리빙 모듈은 Verilog로 구현되어 CV32E40P 기반 RISC-V SoC에 통합되었으며, Xilinx ZCU102 FPGA 타깃으로 합성되었다. 합성 결과 약 14%의 LUT 증가와 3% 미만의 동적 소모 전력 증가라는 소규모 오버헤드만 발생하였으며, 타이밍 또한 충족하였다. RTL 시뮬레이션 결과, 벤치마크와 암호화 워크로드 전 범위에서 실행 시간 증가는 관측되지 않았다. 보안 평가에서는 공격자가 전체 오프 칩 메모리 트래픽을 관찰할 수 있는 환경에서도 동일 평문을 동일 주소에 반복 기록할 때 더 이상 동일 암호문이 생성되지 않음을 확인하여, 기존의 부채널 누설이 제거되었음을 입증하였다.
전반적으로 H-IDE는 애플리케이션·컴파일러·하이퍼바이저 변경 없이도 소규모 하드웨어 확장 만으로 ciphertext 반복 누출을 제거할 수 있음을 보여주며, 실제 보드 기반의 성능 및 누출 분석은 향후 과제로 남는다.

다국어 초록 (Multilingual Abstract)

H-IDE is a lightweight hardware interleaving mechanism designed to eliminate ciphertext side-channel leakage in modern VM-based Trusted Execution Environments (TEEs). Conventional TEEs employ memory-encryption scheme such as AES-XTS, where identical plaintext written repeatedly to the same physical address reproduces identical ciphertext, enabling attacker to get information through identifying ciphertexts. H-IDE removes this structural leakage without requiring any software changes by injecting per-write freshness at the word-level granularity. Each word is split into a data half and a freshness half, where the freshness half is derived from a globally shared, strictly monotonic counter whose bits are partitioned across the two memory modules and include a 1-bit IV flag that marks interleaved storage. The resulting fragments are written in parallel to separate memory modules.
The interleaving module was implemented in Verilog, integrated into a CV32E40P-based RISC-V SoC, and synthesized for a Xilinx ZCU102 FPGA. Post-route results show modest hardware cost—approximately 14% more LUTs and under 3% additional dynamic-power increase—while maintaining timing constraints. RTL simulations across benchmarks and cryptographic workloads show no runtime penalty. Security evaluation confirms that repeated plaintext updates no longer produce same ciphertext at fixed physical addresses, eliminating the leakage even under an adversary capable of observing full off-chip memory traffic. Because freshness is supplied by the interleaver before applying the crypto algorithm, the mechanism remains fully cipher-agnostic.
Overall, H-IDE demonstrates that ciphertext leakage can be removed with modest hardware additions and without modifying applications, compilers, or hypervisors; on-board performance and leakage characterization are left to future work.

목차 (Table of Contents)

• Chapter 1. Introduction 5
• Chapter 2. Background 7
• Chapter 3. Design&Implementation 11
• Chapter 4. Evaluation 16
• Chapter 5. Conclusion 22
• Bibliography 24
• Abstract in Korean 26