A Design of High-Density Transceiver with Enhanced Signal Integrity for Next-Generation HBM Interfaces = 차세대 HBM 인터페이스를 위한 신호 무결성 향상형 고집적 송수신기 설계

국문 초록 (Abstract)

본 연구에서는 차세대 HBM 메모리 인터페이스를 위한 신호 무결성 향상형 고집적 송수신기 설계 기법을 제시한다. 고집적 인터포저 채널 특성 상,
누화로 인한 신호 왜곡이 신호 무결성을 크게 저하시킨다. 따라서 우리는 군지연 관점 채널 분석을 통해, 별도의 지연 정합 회로 없이 뛰어난 시정합 특성을
가지면서 면적-효율적인 미분기 기반 누화 보상 기법을 제안한다. 또한 다수의 미분기들로 구성된 누화 보상 경로가 유발하는 자기 부하 효과를 보상하고
데이터 속도를 높이기 위해, 동일한 미분기 구조를 송신단 대역폭 확장 구조로 재구성하는 보상 기법을 제안한다. 마지막으로, 병합된 가산기 회로
구조를 도입하여 수신단의 전력 소모와 입력 환산 오프셋, 그리고 수반되는 보정 회로 부담을 추가적으로 줄인다.
제안된 송수신기는 28 nm 공정으로 온-칩 채널과 함께 설계되어, 고집적 환경에서 의 누화-유발 및 데이터-유발 잡음을 크게 감소시킨다. 이 송수신기는
15 Tb/s/mm의 엣지 속도에서 0.53 pJ/bit의 핀 당 에너지 효율을 갖는다. 네 개의 공격선로가 동작하는 누화 잡음 조건에서 누화-유발 지터를
72.4%만큼 억제하고 비트 오류율 10-12에서 0.42 유닛 인터벌만큼의 우수한 데이터 마진을 확보함으로써, 차세대 HBM 인터페이스에 대한 유효성을 입증하였다.

다국어 초록 (Multilingual Abstract)

This thesis presents design techniques for high-density transceiver with enhanced
signal integrity for next-generation high-bandwidth memory (HBM) interfaces. HBM PHY
interfaces, which employ high-density I/O to maximize bandwidth performance, inevitably
suffer from signal integrity degradation due to coupling noise, most notably far-end
crosstalk (FEXT) in dense silicon interposer channels. In addition, maintaining high per
pin data rates in such RC-dominant environments requires highly area-efficient bandwidth
extension techniques.
To address these issues, this thesis proposes compact timing matched crosstalk
cancellation (XTC) by introducing a novel analysis of RC-dominant channels from the
perspective of group delay. By appropriately choosing the differentiator parameters using
this analysis, the proposed method achieves high jitter reduction and improved bandwidth
performance without explicit delay-matching hardware. Furthermore, self-loading induced
by multi-error paths for XTC is compensated by reconfiguring the XTC scheme into a
bandwidth extension scheme that leverages the bi-directional signaling nature of the HBM
interface. In addition, a merged adder architecture that combines multi-tap XTC with 1-tap
decision-feedback equalization (DFE) is proposed to improve receiver-side efficiency by
reducing power consumption, input-referred offset, and the associated calibration overhead.
The prototype transceiver is implemented in a 28-nm CMOS process with high
density on-chip proxy channels. It achieves an edge density of 15 Tb/s/mm and an energy
efficiency of 0.53 pJ/bit. Under the four active aggressor conditions, the proposed XTC
technique reduces crosstalk-induced jitter (CIJ) by 72.4%, achieving an eye opening of
0.42 UI at a bit error rate (BER) of 10⁻¹², demonstrating its effectiveness for future high
density HBM interfaces.

목차 (Table of Contents)

• ABSTRACT I
• CONTENTS III
• LIST OF FIGURES V
• LIST OF TABLES VIII
• CHAPTER 1 1
• INTRODUCTION 1
• 1.1 MOTIVATION 1
• 1.2 THESIS ORGANIZATION 10
• CHAPTER 2 11
• BACKGROUNDS ON CROSSTALK AND DESIGN CONSIDERATIONS 11
• 2.1 CROSSTALK IN MEMORY INTERFACES 11
• 2.2 PRIOR ARTS 16
• 2.3 DESIGN CONSIDERATIONS 24
• CHAPTER 3 29
• LINK DELAY ANALYSIS FOR COMPACT TIMING-MATCHED DXTC 29
• 3.1 FIRST-ORDER RC CHANNEL MODELING 31
• 3.2 DISTRIBUTED RC CHANNEL MODELING 35
• 3.3 INTERPOSER CHANNEL DESIGN AND ON-CHIP PROXY 41
• CHAPTER 4 45
• RECONFIGURABLE DIFFERENTIATOR-BASED XTC 45
• 4.1 CONCEPT AND OPERATION 45
• 4.2 SIGNAL INTEGRITY ANALYSIS 50
• CHAPTER 5 57
• TRANSCEIVER ARCHITECTURE AND IMPLEMENTATION 57
• 5.1 OVERALL ARCHITECTURE 58
• 5.2 TRANSMITTER ARCHITECTURE 60
• 5.3 RECEIVER ARCHITECTURE 65
• 5.4 MERGED ADDER ANALYSIS 70
• CHAPTER 6 78
• MEASUREMENT RESULTS 78
• 6.1 MEASUREMENT SETUP 78
• 6.2 OFF-CHIP CHANNEL MEASUREMENT RESULTS 81
• 6.3 ON-CHIP CHANNEL MEASUREMENT RESULTS 84
• CHAPTER 7 93
• CONCLUSION 93
• BIBLIOGRAPHY 95