Design and Technology Co-optimization Methodologies for Enhancing Routing Qualities = 라우팅 품질 향상을 위한 설계 및 공정 공동 최적화 방법론

다국어 초록 (Multilingual Abstract)

Thecontinued evolution of VLSItechnology at and belowthe3nmnodeintroduces unprecedented challenges for modern electronic design automation (EDA), especially
in bridging the gaps between timing prediction, physical design flexibility during ECO routing, and efficient device-technology co-optimization. This dissertation presents an integrated framework that combines deep-learning-based timing optimization, adaptive pin pattern modification for ECO routing, and a new standard cell methodology
leveraging Flip-FET (FFET) technology. Together, these works collectively enable robust, scalable design solutions that address the rising complexity of advanced nodes
while delivering Power, Performance, and Area (PPA) benefits. The first study introduces DTOC-P, a deep-learning-driven timing optimization framework that tightly integrates with commercial EDA tools. DTOC-P enhances the practicality of machine learning-based timing prediction by supporting continual learning within an evolving design environment and employing anomaly detection to filter out outliers. With a hierarchical neural model capturing pre-route timing metrics, DTOC-P guides place-and-route stages in real EDA flows, improving path delay prediction and reducing violation counts. Extensive experiments demonstrate that DTOC-P yields up to 55% error reduction in arc delay prediction and 47% improvement in arc slew prediction, while achieving notable optimization speedup and reliability gains over retraining-from-scratch approaches.
The second study presents an adaptive pin pattern modification (APM) methodology for ECO routing in advanced nodes, addressing the growing complexity of routing congestion and pin accessibility. Unlike conventional ECO router, our APM enabled ECO router dynamically alters standard cell pin patterns through three techniques—PST (pin-shift-trim), PF (pin-free), and PB (pin-bridge)—directly during the routing process. This approach enables the resolution of otherwise unroutable nets, increases DRV fix rate by up to 17.7% over existing tools, and accelerates the ECO process by up to two orders of magnitude, all without significant PPA penalty. The work establishes a new paradigm where cell-level modifications and chip-level routing are co-optimized in real time for maximal design closure effectiveness. Finally, the third study explores a design-technology co-optimization (DTCO) methodology using Flip-FET (FFET) standard cells that fully exploit dual-sided interconnects in three-dimensional device architectures. The proposed FFET standard cells feature reduced cell height, balanced frontside and backside pin accessibility, and optimized internal routing. Through a systematic flow, the DTCO framework minimizes area and wirelength, eliminates tap-cell overhead, and reduces more design rule violations compared to conventional methods. The FFET-based approach not only enables successful scaling of high-density chips at aggressively small nodes, but also demonstrates industrial applicability across multiple real OpenCore benchmarks by integrating with state-of-the-art commercial EDA flows.

국문 초록 (Abstract)

본 논문은 3nm 이하로 진화하는 VLSI 기술이 초래하는 전자 설계 자동화(EDA)의 전례 없는 도전 과제들을 다루며, 타이밍 최적화, ECO 라우팅 중 물리 설계 유연성, 그리고 효율적인 설계-공정 공동최적화 간의 간극을 해소하는 통합 프레임워크를 제시한다. 딥러닝 기반 타이밍 최적화, ECO 라우팅을 위한 적응형 핀 패턴 수정, 그리고 Flip-FET(FFET) 기술을 활용한 표준 셀 방법론을 결합하여 첨단 노드의 복잡도를 극복하면서 전력, 성능 및 면적(PPA) 측면에서 우수한 설계 솔루션을 가능하게 한다.
첫 번째 연구는 DTOC-P를 소개한다. 이는 상용 EDA 도구와 긴밀히 통합된 딥러닝 기반 타이밍 최적화 프레임워크로서, 진화하는 설계 환경에서 연속 학습을 지원하고 이상치 탐지를 통해 신뢰도가 낮은 예측을 걸러내 타이밍 예측의 실용성을 강화한다. 계층적 신경망 모델을 통해 프리루트 타이밍 지표인 아크 딜레이와 아크 슬루를 정확히 예측하며, 실제 EDA 플로우의 배치 및 라우팅 단계를 안내하여 경로 딜레이 예측 정확도를 개선하고 타이밍 위반을 감소시킨다. 광범위한 실험 결과, 아크 딜레이 예측 오류를 최대 55% 줄이고 아크 슬루 예측을 47% 개선하며, 재학습 대비 최적화 속도 및 신뢰도 면에서 놀라운 성과를 입증하였다.
두 번째 연구는 고급 공정에서의 ECO 라우팅 문제를 해결하기 위해 적응형 핀패턴 수정(APM) 방법론을 제안한다. 기존 ECO 라우터와 달리, 본 연구에서 제안하는 ECO 라우터는 라우팅 과정에서 표준 셀의 핀 패턴을 동적으로 변경하는 세 가지 기술인 PST(핀-시프트-트림), PF(핀-프리), PB(핀-브릿지)를 적용한다. 이 방법은 라우팅이 불가능했던 넷 문제를 해결하고, 기존 도구 대비 설계 규칙 위반(DRV) 수정 비율을 최대 17.7% 향상시키며, PPA 손실 없이 ECO 처리 속도를 100배 이상 가속화한다. 본 연구는 셀 레벨 수정과 칩 레벨 라우팅을 실시간으로 공동 최적화하는 새로운 패러다임을 구축한다.
마지막 연구는 3차원 디바이스 구조에서 양면 상호연결을 최대한 활용할 수 있는 Flip-FET(FFET) 기반 표준 셀 DTCO 방법론을 탐구한다. 제안된 FFET 표준 셀은 셀 높이를 감소시키고, 프론트사이드 및 백사이드 핀 접근성을 균형 있게 조정하며 내부 라우팅을 최적화한다. 체계적인 플로우를 통해, 기존 방식 대비 칩 면적과 와이어 길이를 최소화하고, 탭 셀 오버헤드를 제거하며 라우팅 실패를 현저히 줄인다. FFET 기반 접근법은 공격적인 노드 스케일링에서 고밀도 칩 구현을 가능하게 할 뿐만 아니라 실제 오픈코어 벤치마크들에서 최신 상용 EDA 툴과의 통합을 통해 산업적 활용 가능성을 입증한다.

목차 (Table of Contents)

• Abstract i
• Contents iii
• List of Tables vi
• List of Figures viii
• 1 Introduction 1
• 1.1 Deep-learning-driven timing optimization 1
• 1.2 ECO-routing 5
• 1.3 FFET (Flip-FET) cell based design 10
• 1.4 Contributions of This Dissertation 13
• 2 DTOC-P: Deep-learning-driven Timing Optimization using Commercial EDA Tool with Practicality Enhancement 17
• 2.1 Preliminaries 17
• 2.2 DTOC-P: Pre-route Timing Prediction Phase 20
• 2.2.1 Input features 22
• 2.2.2 Sub-models for net R & C prediction 24
• 2.2.3 Sub-model for congestion prediction 25
• 2.2.4 Sub-models for arc delay & output slew prediction 27
• 2.2.5 (DTOC-P exclusive) Continual learning 27
• 2.3 DTOC-P: Timing Optimization Phase 28
• 2.3.1 (DTOC-P exclusive) Anomaly detection 29
• 2.3.2 Pre-route timing update into commercial tool 30
• 2.3.3 Timing optimization with updated timing values 32
• 2.4 Experimental Results 34
• 2.4.1 Experimental setup 34
• 2.4.2 Assessing DTOC-P timing prediction phase 38
• 2.4.3 Assessing DTOC-P timing optimization phase 40
• 3 Adaptive Pin Pattern Modification on Standard Cells Towards ECO Routing 55
• 3.1 Terminologies 55
• 3.2 Proposed Adaptive Pin-pattern Modification Enabled ECO-routing 57
• 3.2.1 Overall Flow 57
• 3.2.2 Pre-processing: Pin-refining 60
• 3.2.3 Step 1: 1-net Re-routing 62
• 3.2.4 Step 2: 2-net Re-routing 63
• 3.3 Experimental Results 65
• 3.3.1 Experimental Setup 65
• 3.3.2 Reliability of Our Adaptive Pin-Pattern Modification 67
• 3.3.3 Comparison of Our ECO-router and Commercial Tool 68
• 3.3.4 Comparison of Our ECO-router and Existing Concurrent SOTA ECO-router 71
• 4 Design and Technology Co-optimization Utilizing Flip-FET (FFET) Standard Cells 76
• 4.1 Preliminary, Motivation, and Net Classification 76
• 4.2 The Proposed DTCO Method 80
• 4.2.1 Overall DTCO Flow 80
• 4.2.2 Synthesis of FFET based Standard Cells 81
• 4.2.3 Determination of Cell Pin Distribution for WL Minimization 82
• 4.2.4 Congestion-aware Net Redistribution 84
• 4.3 Experimental Results 84
• 4.3.1 Experimental Setup 84
• 4.3.2 Cell Quality Comparison 87
• 4.3.3 Chip Quality Comparison 89
• 5 Conclusions 92
• 5.1 Chapter 2 92
• 5.2 Chapter 3 94
• 5.3 Chapter 4 94
• Abstract (In Korean) 103