CMOS Backend Process Development for Monolithic 3D Integration = 모노리식 3차원 이종집적 기술을 위한 CMOS 배선공정 개발

다국어 초록 (Multilingual Abstract)

This thesis presents the development of a complementary metal-oxide-semiconductor (CMOS) back-end-of-line (BEOL) process optimized for monolithic 3D integration architectures. Achieving a high degree of surface planarity and mechanical stability is identified as the critical prerequisite for 3D stacking. To address these challenges, a robust dielectric planarization module and a tungsten (W) metallization process were developed.
First, a stress-compensated multilayer dielectric stack was engineered by combining HDPCVD oxide and PECVD TEOS oxide, effectively neutralizing the net residual stress from 90 MPa to -43 MPa. Second, the CMP process was optimized utilizing a predictive modeling approach. This model-based strategy enabled the precise determination of deposition targets, ensuring sufficient process margins.
Consequently, the dielectric planarization module, comprising the stress-compensated stack and optimized CMP, was successfully integrated over topographical metal patterns. Cross-sectional analysis confirmed excellent structural integrity with no voids or cracks. In parallel, the W plug formation process was established as a core unit process, demonstrating defect-free gap-filling in high-aspect-ratio contacts.
The results confirm that the proposed BEOL process provides a structurally validated foundation for realizing high-density monolithic 3D integration.

국문 초록 (Abstract)

본 논문은 3차원 집적(3D integration) 아키텍처를 위한 상보형 금속-산화물-반도체(CMOS) 후속 공정(BEOL) 플랫폼 개발에 관해 상술한다. 3차원 집적을 위해서는 공정 표면의 고도한 평탄화가 핵심적인 전제 조건이다. 이에 본 연구에서는 요구되는 평탄화, 기계적 안정성 및 전기적 기능성을 달성하기 위해 절연막 증착, 평탄화, 그리고 W 플러그 형성을 위한 단위 공정들을 최적화 개발하였다. 특히, 고밀도 플라즈마(HDP) 화학 기상 증착(CVD) 박막과 플라즈마 강화(PE) CVD TEOS 박막을 복합 적층하여 내부 응력을 상쇄하고 화학적 안정성을 확보하는 절연막 구조를 설계하였다.
핵심 평탄화 기술로는 화학 기계적 연마(CMP) 공정이 사용되었다. 그러나 공정 초기, CMP로 인한 심각한 불균일성이 BEOL 집적을 어렵게 하는 주된 요인이었다. 본 연구에서는 공정 최적화를 통해 이러한 불균일성을 성공적으로 완화하였으며, 나아가 공정 결과를 예측할 수 있는 CMP 모델을 개발하여 BEOL 공정 흐름에 CMP를 성공적으로 집적할 수 있는 기반을 마련하였다. 마지막으로, 금속 스퍼터링 공정의 낮은 단차 피복성(step coverage) 한계를 극복하기 위해 신뢰성 높은 W 플러그를 개발하였으며, 이를 통해 결함 없는(void-free) 수직 배선(콘택트 및 비아)을 구현하였다.
최적화된 단위 공정들을 성공적으로 결합하여 최종 BEOL 집적을 완료하였다. 본 연구에서 개발된 평탄화된 CMOS BEOL 플랫폼은, 평면 스케일링의 한계를 넘어 반도체 산업의 지속적인 성장과 기능적 확장을 주도할 핵심 기술인 3D 전자 시스템의 기반이 될 것으로 기대된다.

목차 (Table of Contents)

• Abstract ⅰ
• Table of Contents ⅱ
• List of Figures and Tables ⅲ
• Chapter 1. Introduction 1
• 1.1 3D Integration 1
• 1.2 CMOS BEOL processes for 3D integration 4
• 1.3 Outline of the Thesis 6
• Chapter 2. BEOL Development 7
• 2.1 Process Flow 7
• 2.2 Development of Stress-Compensated Multilayer PMD 10
• 2.3 Predictive Die-level CMP modeling for Systematic Integration Methodology 16
• 2.4 W Plugs for Contacts/Vias 26
• 2.5 BEOL integration result 29
• Chapter 3. Conclusion 31
• Bibliography 33
• Abstract in Korean 35