3차원 낸드 플래시 메모리의 GIDL-assisted 소거 동작의 역터널링 모델링 및 특성 분석 = Investigation and Compact Modeling of Electron Back-Tunneling in GIDL-assisted Erase Transients of 3D NAND Flash Memories

국문 초록 (Abstract)

본 논문에서는 금속 게이트 기반의 3차원 낸드 플래시 메모리 셀의 gate induced drain leakage (GIDL)-assisted 소거 동작을 정확히 예측하기 위한 컴팩트 모델을 제안한다. 제안 모델은 실리콘 채널에서 charge trap layer (CTL)로의 정공 주입과 word-line에서 CTL로의 전자 역터널링, CTL 내 trap에서 발생하는 퓨어 터널링 기반의 전자 방출의 세 가지 핵심적인 메커니즘을 통합적으로 고려하였다. 이를 위해 원통 대칭을 갖는 1차원 원통 좌표계에서 푸아송 방정식을 해석하여 O/N/O 적층 내 전기장 분포를 도출하고, 이를 토대로 전계 의존 전류 모델을 구축하였다. 이어서 각 전류 모델을 회로에 적용함으로써 string 수준에서 시뮬레이션이 가능한 SPICE 모델을 구현하였으며 해당 모델을 활용하여 금속 게이트 물질의 일함수 변화가 소거 범위와 속도, 문턱전압 포화 발생 시점에 미치는 영향을 체계적으로 분석하였다.
TCAD 시뮬레이션을 통한 해석 결과 정공과 전자의 주입 시점이 비대칭적으로 나타나는 현상을 규명하였다. 이 비대칭성은 전자 역터널링이 소거 동작 후반부에서 지배적인 역할을 하는 상황과 이어져 문턱 전압의 추가 감소를 제한함을 시사한다. 또한 TCAD 시뮬레이션과 컴팩트 모델 간 capture cross section 정의 차이에 의한 불일치를 완화하기 위해 capture cross section의 변환비를 도입하여 컴팩트 모델과 TCAD 시뮬레이션 사이의 높은 정합성을 확보하였다.
마지막으로 전자 역터널링을 근본적으로 억제하기 위하여 blocking oxide에 high-K 물질인 Al2O3를 사용하였으며 해당 환경에서도 컴팩트 모델과 TCAD 간의 정합성을 확인하였다. 또한 제안한 모델을 활용하여 ±3σ 범위 내에서 bit-line 접합 및 메모리 셀의 공정 파라미터에 대한 코너 시뮬레이션을 수행하였으며, 이와 더불어 bit-line 접합 깊이에 대해 TCAD 시뮬레이션을 진행하였다. 이를 통해 bit-line 접합 및 메모리 셀의 공정 파라미터가 ΔVth 변동성에 미치는 영향력을 종합적으로 분석하였다.

다국어 초록 (Multilingual Abstract)

This thesis proposes a compact model for accurately predicting the gate-induced drain leakage (GIDL)-assisted erase operation in metal-gate three-dimensional NAND flash memory cells. The proposed model comprehensively incorporates hole injections from the silicon channel to the charge-trap layer (CTL), electron back-tunneling from the word line to the CTL, and pure-tunneling based electron emission from traps within the CTL. To achieve this, the one-dimensional cylindrical Poisson’s equation was analytically solved under cylindrical symmetry to obtain the electric field distribution across the O/N/O stack. Based on this analysis, a field-dependent current model was developed and implemented into a circuit framework, enabling string-level SPICE simulations. Using this model, the impact of metal gate work function on erase performance was systematically investigated.
Technology Computer-Aided Design (TCAD) simulations were performed to validate the proposed model and to elucidate the asymmetric timing behavior between hole and electron injection. This asymmetry reveals that electron back tunneling dominates during the later stage of erase transient, thereby limiting further threshold voltage (Vth) reduction. To mitigate discrepancies between TCAD and the compact model due to different definitions of the capture cross section, a conversion ratio was introduced, which ensured strong agreement between the two frameworks.
Finally, to fundamentally suppress electron back-tunneling, a high-k dielectric Al2O3 was adopted as the blocking oxide. The compact model maintained excellent consistency with TCAD results under this configuration. Furthermore, corner simulations were performed for bit-line junction and memory cell process parameters within the range of ±3σ using the proposed model. Combined with TCAD simulations of the bit-line junction depth, these analyses were conducted to investigate the comprehensive impact of the process parameters on ∆Vth variation.

목차 (Table of Contents)

• 초록 i
• 제 1장 서론 1
• 제 2장 전기장 해석 및 소거 모델 구축 8
• 제 1절 3차원 낸드 플래시 구조 8
• 제 2 절 원통 좌표계 푸아송 방정식의 해석 10
• 제 3 절 전자 역터널링 전류 모델 15
• 제 4 절 퓨어 터널링 전자 방출 모델 24
• 제 5 절 컴팩트 모델 구성과 SPICE 구현 28
• 제 3 장 시뮬레이션을 통한 소거 특성 분석 34
• 제 1 절 컴팩트 모델 SPICE 시뮬레이션 34
• 제 2 절 TCAD 시뮬레이션을 통한 모델 정합성 확인 39
• 제 3 절 정공과 전자의 주입 시기 분석 45
• 제 4 장 High-K BOX의 전자 역터널링 제어 특성 분석 52
• 제 1 절 High-K BOX 구조 52
• 제 2 절 컴팩트 모델 및 TCAD 시뮬레이션 56
• 제 3 절 컴팩트 모델을 통한 High-K BOX 분석 64
• 제 5 장 결론 82
• 참고문헌 85
• Abstract 93