3차원 낸드 플래시 메모리에서 읽기와 프로그램 검증 동작 간 전계 불일치 보상을 위한 제어 기법 = An advanced scheme to compensate for the electric field mismatch between read and program verify operation in 3D NAND flash memory

국문 초록 (Abstract)

본 논문에서는 3차원 낸드 플래시 메모리에서 프로그램 검증과 읽기 동작 간 발생하는 전기장의 불일치 현상을 해결하기 위한 새로운 보상 기법을 제안하고 이를 TCAD 시뮬레이션과 실물 패키지 평가를 통해 검증하였다. 프로그램 검증과 읽기 동작은 모두 셀의 문턱 전압 (V_TH)을 판별하는 과정이지만, 동작을 수행하는 시점에서의 인접한 워드 라인에 위치한 셀의 상태가 다르기 때문에 인접 워드라인으로부터 선택 워드라인 셀의 채널이 받게 되는 전기적 간섭 영향이 서로 다르게 나타난다. 프로그램 검증 동작에서는 인접 워드라인 셀이 여전히 소거 (Erase) 상태로 남아 있어 강한 전계가 형성되는 반면, 읽기 동작에서는 해당 셀이 이미 프로그램된 상태로 상대적으로 약한 전계가 채널에 인가된다. 이러한 전기장의 차이는 감지 (sensing)할 때 셀에 흐르는 전류의 불일치와 문턱 전압의 변화로 이어져 셀 특성을 저하시키고, 결과적으로 메모리의 신뢰성을 악화시킨다.
본 연구에서는 이 문제를 해결하기 위해, 인접한 워드라인에 인가되는 패스 전압 (pass voltage)을 동작 모드에 따라 차등적으로 인가하는 제어 기법을 제안하였다. 즉, 프로그램 검증 동작 시에는 인접 워드라인의 패스 전압을 낮추어 과도한 전기장을 줄이고, 읽기 시에는 패스 전압을 높여 부족한 전기장을 보상함으로써 두 동작 간의 전계 불일치를 최소화한다.
먼저, Sentaurus TCAD 시뮬레이션을 통해 제안 기법을 검증한다. 제안 기법을 사용했을 때, 폴리 실리콘 채널 표면에서의 전도대 에너지와 전기장을 분석하여 기존 대비 채널 특성이 얼마나 유사해지는 지를 분석하였다. 또한, 인접 워드라인 셀의 패턴 변화에 따른 문턱 전압 특성의 변화를 분석하여 제안하는 기법이 간섭 현상의 차이를 완화하는 데에 효과적임을 확인하였다. 추가적으로, 상용화된 TLC 낸드 패키지 칩을 이용한 실험을 통해 제안 기법의 타당성을 검증하였다.
결론적으로, 본 연구에서 제안한 기법은 프로그램 검증과 읽기 동작 간 전계 불일치를 줄여 동작 간 최고 전도대 에너지 차이를 약 36% 감소시켰고 이를 통해 낸드 셀의 초기 분포 폭과 신뢰성 특성을 개선할 수 있음을 확인하였다.

다국어 초록 (Multilingual Abstract)

In this study, we propose an advanced bias control scheme for adjacent word lines (WLs) in 3D NAND flash memory to significantly enhance device reliability. In 3D NAND architectures, the electrical behavior of neighboring cells differs between program verify and read operations because program operations proceed sequentially along the cell string, while read operations occur after all cells have completed programming. Such differences in programming patterns lead to variations in the electric field distribution within the poly Si channel region, causing issues like interference which degrades memory performance and reliability.
To address these challenges, the proposed scheme adjusts the pass voltage (VPASS) applied to adjacent WLs differently during the two operations: VPASS is increased during read operations and lowered during program verify operations. This voltage tuning compensates for the pattern-dependent electric field variations arising from the programmed state of adjacent cells, enabling closer alignment of the electric field conditions between program verify and read operations.
Our approach was thoroughly analyzed through Technology Computer-Aided Design (TCAD) simulations, which modeled the conduction and valence band energy diagram, current profile, and electric field distributions under 3D NAND conditions. The simulation results revealed that varying VPASS as proposed effectively reduces interference effects by controlling the electric field strength in adjacent cells, mitigating peak conduction band energy difference between the two operations by about 36%. Additionally, experimental measurements validated the simulation outcomes, confirming the effect of the proposed scheme.
Our findings demonstrate that dynamically controlling the bias of neighboring WLs based on operation mode and cell programming patterns can improve the stability of threshold voltage distribution and thereby enhance the overall reliability. This advanced scheme offers a practical solution to pattern-dependent interference, supporting continued scaling and performance improvements in next-generation high-density 3D NAND flash memories.

목차 (Table of Contents)

• 제 1 장 서론 1
• 제 2 장 낸드 플래시 기본 동작 및 간섭 현상 8
• 제 1 절 낸드 플래시 메모리의 기본 동작 8
• 제 2 절 셀 간 간섭 현상과 관련 최근 연구 동향 18
• 제 3 장 전계 불일치 보상을 위한 제안 기법 24
• 제 1 절 기존 기법의 문제 정의 25
• 제 2 절 전계 불일치 보상을 위한 새로운 기법 제안 28
• 제 4 장 TCAD 시뮬레이션 분석 및 결과 31
• 제 1 절 TCAD 시뮬레이션 환경 구성 32
• 제 2 절 TCAD 시뮬레이션 검증 결과 37
• 제 5 장 패키지 평가 분석 및 결과 53
• 제 1 절 인접 워드라인 전압 변화에 따른 분포 변화 55
• 제 2 절 인접 워드라인 패턴 변화에 따른 경향성 분석 59
• 제 6 장 결론 62
• 참고문헌 65
• Abstract 71