FPGA 기반 고신뢰성 UART 통신 회로의 VHDL 설계 및 구현 = Design and Implementation of a High-Reliability UART Communication Circuit on FPGA Using VHDL

국문 초록 (Abstract)

최근 임베디드 시스템 및 산업용 통신 장치에서 UART(Universal Async hronous Receiver/Transmitter)는 센서 데이터 전송, 모듈 간 통신 등 다양한 분야에서 폭넓게 사용되고 있다. 그러나 기존의 UART는 단순한 패리티 비트 기반 오류 검출 기법과 제한적인 버퍼 구조로 인해 신뢰성과 안정성 측면에서 한계가 존재한다. 또한 잡음이 많은 환경에서는 수신 신호의 안정성이 저하되어 데이터 오류 발생 가능성이 크다.
본 연구에서는 이러한 한계를 극복하기 위해 CRC(Cyclic Redundancy Check), FIFO(First-In First-Out) 버퍼, 디지털 필터를 통합한 고기능 UART 모듈을 FPGA 기반 VHDL 설계를 통해 구현하였다. CRC-16/CCITT 다항식을 적용하여 단순 패리티 검출보다 강력한 오류 검출 능력을 확보하였으며, FIFO 버퍼를 통해 연속적인 데이터 전송시 발생할 수 있는 데이터 손실을 방지하였다. 또한 디지털 필터를 수신 회로에 적용하여 노이즈 환경에서 안정적인 데이터 수신이 가능하도록 개선하였다.
제안한 UART 모듈은 FPGA와 STM32 마이크로컨트롤러 간 FMC(Flexibl e Memory Controller) 인터페이스를 통해 검증되었으며, PC 단말과의 실제 통신 실험을 통해 오류 검출 성능, 데이터 전송 안정성, 수신 신호 품질 개선 효과를 확인하였다. 기존 UART 대비 제안한 구조는 오류 검출률 향상, 데이터 손실 방지, 수신 신호 안정성 확보라는 측면에서 뚜렷한 성능 개선을 보였다.
따라서 본 연구는 저비용 하드웨어 환경에서도 고신뢰성 통신을 구현할 수 있는 UART 구조를 제시하였으며, 향후 산업용 제어 네트워크, IoT 센서 데이터 처리, 의료기기 및 로봇 제어와 같이 안정적이고 신뢰성 있는 직렬 통신이 요구되는 다양한 분야에 응용될 수 있을 것으로 기대된다.

다국어 초록 (Multilingual Abstract)

Universal Asynchronous Receiver/Transmitter (UART) links are widely used in embedded systems and industrial communication equipment for sensor data transfer and module-to-module interfaces. However, conventional UARTs rely mainly on parity-bit error checking and shallow receive buffers, which limit reliability under high-speed or burst traffic.
In addition, in noisy environments the received waveform can be easily distorted, increasing the probability of data errors.
This study proposes a high-reliability UART architecture that integrates a Cyclic Redundancy Check (CRC), First-In First-Out (FIFO) buffers, and a digital receive filter, implemented in VHDL on an FPGA. A CRC-16/CCITT polynomial is employed to provide significantly stronger error detection than simple parity, while RX/TX FIFO buffers prevent data loss during continuous transfers. Furthermore, a digital filter is applied to the receive path to stabilize the sampled signal and improve robustness against noise.
The proposed UART module is evaluated through a Flexible Memory Controller (FMC) interface between an FPGA and an STM32 microcontroller, and by end-to-end communication tests with a PC terminal. Experimental results confirm improvements in error detection capability, prevention of data loss, and enhancement of receive signal quality compared with a conventional UART.
Therefore, the presented design demonstrates that high-reliability serial communication can be achieved even in low-cost hardware platforms, and it is expected to be applicable to industrial control networks, IoT sensor data acquisition, medical devices, and robotic control systems where stable and dependable UART communication is required.

목차 (Table of Contents)

• 제 1 장 서론 1
• 제 1 절 연구 배경 1
• 제 2 절 연구 필요성 및 목적 5
• 1.2.1 연구 필요성 5
• 1.2.2 연구 목적 7
• 제 2 장 관련 연구 및 기술 배경 8
• 제 1 절 UART 기본 구조 및 특징 8
• 2.1.1 UART 프레임 구조 8
• 제 2 절 기존 UART 오류 검출 방식 10
• 2.2.1 패리티 비트(Parity Bit) 방식 10
• 2.2.2 CRC(Cyclic Redundancy Check) 방식 10
• 2.2.3 패리티와 CRC의 성능 비교 11
• 제 3 절 데이터 버퍼링(FIFO) 기술 12
• 2.3.1 단일 레지스터 기반 UART의 문제점 12
• 2.3.2 FIFO(Buffer) 구조와 동작 원리 12
• 2.3.3 상용 UART의 FIFO 적용 사례 12
• 제 4 절 신호 안정화 및 노이즈 대책 14
• 제 3 장 VHDL 기반 고기능 UART 15
• 제 1 절 VHDL 기반 고기능 UART 구성 15
• 3.1.1 하드웨어 구성 개요 16
• 3.1.2 시스템 개요 및 요구사항 18
• 3.1.3 데이터 경로 및 인터페이스 개요 19
• 3.1.4 레지스터 맵 요약 (0x00~0x07) 21
• 3.1.5 타이밍/프로토콜 22
• 3.1.6 신뢰성 포인트(3점 Majority 필터, CRC, FIFO 임계) 23
• 3.1.7 파라미터 (BAUD, DEPTH 등) 및 확장성 24
• 제 2 절 모듈별 설계 상세 26
• 3.2.1 Bus IF & Glue(8080 FMC 인터페이스 ) 26
• 3.2.2 RX 경로: 1× baud + 3점 Majority 필터 FSM 28
• 3.2.3 TX 경로: FIFO 기반 직렬화 FSM 29
• 3.2.4 CRC-16/CCITT 유닛(초기값/다항식/정합 방식) 30
• 3.2.5 FIFO 설계(깊이, used 카운트 6비트 랩[7:2]) 31
• 3.2.6 Interrupt & Status(IRQ=PG6 Active-Low) 32
• 3.2.7 합성 고려사항 (타이밍 마진, 메타안정성 ) 33
• 제 3 절 검증 시나리오 및 시뮬레이션 환경 34
• 3.3.1 검증 목표 34
• 3.3.2 Altera Quartus II VWF 기반 시뮬레이션 환경 36
• 제 4 장 시스템 통합 및 실험 결과 38
• 제 1 절 시스템 통합 및 실험 환경 38
• 제 2 절 VWF 기반 시뮬레이션 결과 41
• 4.2.1 기본 수신 프레임 검증 결과 41
• 4.2.2 FIFO 및 인터럽트 동작 검증 결과 43
• 4.2.3 CRC-16/CCITT 연산 검증 결과 44
• 4.2.4 글리치 억제 디지털 필터 검증 결과 45
• 4.2.5 FMC 기반 레지스터 인터페이스 검증 결과 46
• 4.2.6 VWF 기반 시뮬레이션 결과 요약 47
• 제 3 절 실물 보드 실험 결과 48
• 4.3.1 보레이트 허용 오차 및 기본 프레임 보드 검증 49
• 4.3.2 인터럽트 –FIFO POP 정합 실험 (버스트 수신) 51
• 4.3.3 문자열 송수신 실험 (PC ↔ FPGA –MCU 경로) 54
• 4.3.4 RX FIFO 누적·배출 동작 검증 (Live Watch 기반) 57
• 4.3.5 CRC-16/CCITT 기반 데이터 무결성 검증 62
• 제 5 장 결론 68
• 제 1 절 연구 결과 요약 68
• 제 2 절 제안 UART 시스템의 특성 및 장점 70
• 제 3 절 한계점 및 향후 연구 과제 72