A Disturbance-Immune 8T Cell Based In-Memory Computing SRAM with Logic/Arithmetic Operations = 고안정성 8T 셀 기반 논리 및 산술연산 In-Memory Computing SRAM

국문 초록 (Abstract)

본 연구에서는 메모리 내 연산 (In-Memory Computing: IMC) 기능을 구현하는 SRAM
아키텍처를 제안하고, HSPICE 시뮬레이션을 통해 메모리 모드(읽기/쓰기)및 논리/산술
모드에서의 동작 주파수와 에너지 소모를 정량적으로 평가하였다. 시뮬레이션 결과, 1.0 V
전압에서 메모리 모드의 최대 동작 주파수는 쓰기 동작 시 398.41 MHz, 읽기 동작 시 284.09
MHz 로 측정되었으며, 이에 상응하는 주기 당 에너지 소모량은 각각 3.433 pJ 과 6.368 pJ 로
나타났다. 산술 모드에서 SUM 연산은 1.0 V 전압에서 176.68 MHz 의 동작 주파수와 주기 당
8.01 pJ 의 에너지 소모량을 달성하였다. 산술 모드는 다중 워드라인 활성화와 이중 로직 감지
증폭기를 포함하는 computing logic 을 활용하므로, 표준 읽기동작에 비해 피크 주파수가 낮게
나타난다. 제안하는 IMC 기반 SUM 연산과 기존 디지털 방식, 즉 외부 ALU 연산을 수행하기
전에 순차적인 2 회 읽기 동작을 통해 두 개의 피연산자를 메모리에서 인출하는 방식을 시스템
레벨 벤치마크를 통해 비교 분석하였다. 1.0 V, 25°C 조건에서 기존 방식은 7.04 ns의 지연 시간,
12.736 pJ 의 에너지 소모량, 그리고 89.66 pJ·ns 의 에너지-지연 곱 (Energy-Delay Product:
EDP)을 나타내었다. 반면, 제안하는 IMC SUM 연산은 5.66 ns 의 지연 시간, 8.01 pJ 의 에너지
소모량, 그리고 45.34 pJ·ns 의 EDP 을 달성하여 기존 방식의 메모리 이동 구성 요소 대비
지연시간 19.5%, 에너지소모량 37.0%, EDP 49.5%의 감소 효과를 보였다. 기존의 폰노이만
하드웨어 대비 제안하는 설계의 주요 장점은 인메모리 컴퓨팅 수행 능력으로, 데이터를 외부 처리
장치로 전송하는 지연 시간을 줄여 폰 노이만 병목 현상을 완화하며, 이는 실시간 디지털 신호
처리 및 복잡한 데이터 필터링 작업과 같이 시스템 수준의 에너지/지연 시간 최소화가 중요한
데이터 집약적 어플리케이션에 효과적으로 적용될 수 있을 것으로 본다.

목차 (Table of Contents)

• I. Introduction 1
• II. Overview of In-Memory Computing Units 7
• III. Disturbance-Immune 8T SRAM Cell 13
• 3.1 Cell Structure 13
• 3.2 Bit-Cell Operation 14
• IV. DI-8T Cell Based In-Memory Computing SRAM 20
• 4.1 Overall Structure 20
• 4.1.1 Functional Block Diagram 20
• 4.1.2 Floorplan 24
• 4.2 Memory Mode 27
• 4.2.1 Memory Array Organization 27
• 4.2.2 Read Operation 30
• 4.2.3 Write Operation 32
• 4.3 Logic/ Arithmetic Mode 33
• 4.3.1 Boolean Logic and Full-Adder Operation 33
• 4.3.2 Computing Logic Schematic 36
• 4.3.3 Logic Sense Amplifier 39
• 4.3.4 Reference Voltage Generator 42
• 4.3.5 Multiplexer 44
• 4.3.6 Logic/Arithmetic Mode Simulation 46
• V. Performance Evaluation and Discussion 54
• VI. Conclusion 59
• References 61
• 국문초록 66