Design of Capacitorless Dynamic Random-Access Memory based on GAA JLFET with Vertically Stacked Storage Layer and Underlapped Gate Structure = 수직 적층 저장층과 언더랩 게이트를 갖는 GAA 정션리스 FET 기반 Capacitorless DRAM의 설계

국문 초록 (Abstract)

차세대 고집적·저전력 메모리에서는 셀 면적을 줄이면서도 충분한 센싱 마진과 유지
시간, 낮은 동작 에너지를 확보하는 것이 중요하다. 본 논문에서는 게이트-올-어라운드
(Gate-All-Around, GAA) 구조의 정션리스 FET (Junctionless FET, JLFET)에
수직 적층 SiGe 저장층과 언더랩 게이트 구조를 도입한 새로운 capacitorless 1T
DRAM을 제안하고, 3차원 TCAD 시뮬레이션을 통해 동작 특성을 분석하였다. 제안
소자는 n형 Si 나노와이어 채널 주위에 p형 Si0.8Ge0.2 저장층을 형성하여 밴드-투
밴드 터널링 (BTBT)으로 생성된 정공을 저장하고, GAA 정션리스 구조를 통해 높은
게이트 제어 능력과 낮은 누설 전류를 확보하도록 설계하였다. 또한 소스·드레인 단부에
언더랩 구조를 도입하여 전기장을 완화함으로써 불필요한 재결합과 누설 경로를
억제하여 DRAM 동작에 유리한 전기적 환경을 구현하였다.
358 K 에서 프로그램–소거–읽기–보유 동작을 평가한 결과, 기준 구조는 1.13
µA/µm 의 초기 센싱 마진과 54.64 ms의 유지 시간을 확보하였으며, SiGe 저장층이
BTBT 발생 및 정공 저장의 핵심 역할을 수행함을 확인하였다. 이후 소스 측 SiGe를
부분 제거하면 게이트 하부의 정공 밀도를 유지하면서 Shockley–Read–Hall 재결합이
크게 감소하여 유지 시간이 109.28 ms로 증가하였고, 이는 IRDS에서 요구하는 64 ms
기준을 충분히 만족한다. 반면, 드레인 측 SiGe 제거는 BTBT 생성률을 현저히 저하시켜
프로그램 효율과 센싱 마진을 크게 악화시키는 것으로 나타났다.
더불어 Ge 농도 및 SiGe 두께 변화에 따른 특성을 분석한 결과, Ge 함량 0.2와 2 nm
저장층 두께가 센싱 마진과 유지 시간 사이에서 가장 균형 잡힌 설계 조건임을
확인하였다. 또한 저장층 두께를 4 nm로 증가시키는 경우, 프로그램·소거 동작 전압을
최적화하면 1.78 µA/µm의 향상된 센싱 마진과 102.73 ms의 유지 시간을 확보할 수
있어 구조적 확장성과 전압 조정 기반의 성능 개선 가능성을 제시하였다.
한 주기 동안의 총 에너지를 계산한 결과, 제안 1T-DRAM의 동작 에너지는 수 fJ
수준으로, 기존 1T–1C DRAM 및 여러 선행 1T-DRAM 구조보다 크게 낮은 값을
보였다. 특히 프로그램·소거·읽기·보유 각 단계에서의 전류·전압 파형을 분석한 결과,
BTBT 기반 프로그램 메커니즘과 정션리스 GAA 구조의 낮은 누설 전류가 에너지
절감에 크게 기여함을 확인하였다. 이를 통해 수직 적층 SiGe 저장층과 언더랩 GAA
정션리스 FET를 기반으로 한 본 capacitorless 1T-DRAM이 고집적·저전력 임베디드
메모리 응용에 유망한 소자 구조이며, 향후 공정 변동성 및 어레이 수준 특성에 대한 추가
연구를 통해 실제 시스템 적용 가능성을 더욱 확장할 수 있음을 보였다.

목차 (Table of Contents)

• 1. INTRODUCTION 1
• 2. BACKGROUND 4
• 2.1 Overview of DRAMs 4
• 2.2 Concept and Operation Principle of 1T-DRAM 6
• 2.3 Advantages of Gate-All-Around Junctionless FET for 1T-DRAM 11
• 3. DEVICE STRUCTURE AND SIMULATION 13
• 3.1 Device Structure of 1T-DRAM cell 13
• 3.2 Simulation Methodology 16
• 4. RESULTS AND DISCUSSION 20
• 4.1 Operation Principle and Limitation of Baseline 1T-DRAM 20
• 4.2 Design and Analysis of 1T-DRAM 32
• 4.2.1 Fabrication process 32
• 4.2.2 Effect of parameter 33
• 4.2.3 Energy consumption 51
• 5. CONCLUSION 53
• 6. REFERENCES 55
• Abstract in Korean 62