Thermal optimization of ITO TFT and GaN HEMT devices through thermal modeling

국문 초록 (Abstract)

소자의 작동 중 발생하는 자체 발열 효과는 임계 전압과 유도 드레인 전류 변화와 같은 성능 저하를 유발하고 소자 내부에서 급격한 온도 상승을 유도하여 장치 고장을 초래할 수 있다. 본 연구에서는 ITO TFT 및 GaN HEMT 소자에 대한 포괄적인 열 분석을 수행하여 소자의 상부 및 하부 냉각을 통한 소자의 열 최적화와 관련된 방안을 제시한다.

ITO TFT 소자의 상단 영역에 적용되는 패시베이션 층에 의한 영향을 시뮬레이션을 통해 분석하여 상부 냉각 활용의 이점을 확인하였다. 시뮬레이션을 통해 ITO TFT에서의 열 확산은 주로 측면 방향의 열전달에 의존하며, 두꺼운 패시베이션 층과 높은 열전도도를 가지는 물질을 활용했을 때 높은 효율을 보였다. 6 nm 두께의 Al2O3 패시베이션 층이 적용된 소자의 결과와 비교했을 때 2 μm 두께의 Al2O3와 BeO 패시베이션 층이 적용된 ITO TFT 소자는 온도 상승이 각각 12.3%, 그리고 45.4% 감소하였다. h-BN이 패시베이션 층으로 적용된 소자는 높은 평면 내 열전도도로 인해 열확산이 효과적으로 일어나 온도 상승이 56.6% 감소하며 가장 좋은 성능을 보였다.

GaN HEMT 소자의 하단 영역에 적용되는 기판에 의한 영향을 시뮬레이션을 통해 분석하여 하부 냉각 활용의 이점을 확인하였다. 소자 성능에 영항을 줄 수 있는 전력 밀도, GaN 층 두께, TBR, 기판 두께 등의 열적 매개변수를 파라메트릭으로 스윕하여 기판의 영향을 분석하였다. 전반적으로 GaN-on-SCD 소자가 가장 낮은 온도 상승과 열저항을 보였고, 이를 바탕으로 기판의 높은 열전도도가 소자의 열관리 성능에 기여하는 것을 확인할 수 있었다. 기판의 우수한 열특성은 장치의 소형화에도 유리하게 작용하여 GaN-on-SCD의 경우 GaN-on-SiC 및 GaN-on-PCD에 비해 각각 16.7배, 그리고 8.6배까지 게이트 피치를 줄일 수 있어 집적도 향상에 효과적이다.

다국어 초록 (Multilingual Abstract)

Self-heating effects that arise during device operation can cause performance degradations such as shifts in threshold voltage and induced drain current and can ultimately result in device breakdown due to significant elevation in device temperature. In this study, comprehensive thermal analyses for ITO TFT and GaN HEMT devices are conducted to present the effect of top-side and bottom-side cooling on the thermal optimization of devices.

The effect of passivation layers on ITO TFT is evaluated to highlight the advantage of utilizing top-side cooling during device operation. Al2O3, BeO, and h-BN are considered as passivation layer materials during the thermal simulation. Results show that the heat spreading in ITO TFT mainly depends on the heat transfer in lateral direction, showing high efficiency when thicker passivation layer and h-BN is utilized. The device with Al2O3 passivation layer showed 12.3% reduction in temperature rise when the thickness increased from 6 nm to 2 μm. ITO TFT with BeO passivation layer showed 45.4% reduction in temperature rise compared to the baseline ITO TFT configuration when the thickness of passivation layer increased from 6 nm to 3 μm. ITO TFT with h-BN showed the highest reduction in temperature, showing 56.6% reduction in temperature rise compared to the baseline model.

GaN HEMTs with different substrates are compared to evaluate the effect of utilizing high thermal conductivity substrates on the bottom-side cooling of device. Thermal parameters, such as power density, GaN layer thickness, TBR, substrate thickness, which can affect the device performance are parametrically swept to further analyze the effect of substrates. Overall, the GaN-on-SCD configuration showed the lowest temperature rise of corresponding thermal resistance, indicating the superior advantage of using SCD to manage the thermal degradation. The superior thermal conductivity of substrates also results in device compaction, enabling the reduction of gate pitches up to 16.7× and 8.6× for the GaN-on-SCD configuration relative to the GaN-on-SiC and GaN-on-PCD configuration, respectively.

목차 (Table of Contents)

• Chapter 1. INTRODUCTION 1
• Chapter 2. TOP-SIDE COOLING ANALYSIS 5
• 2.1. FE thermal model 5
• 2.2. Thermal parameters of FE thermal model 10
• 2.3. Results of FE thermal simulation 12
• Chapter 3. BOTTOM-SIDE COOLING ANALYSIS 23
• 3.1. FE thermal model 23
• 3.2. Thermal parameters of FE thermal model 27
• 3.3. Results of FE thermal simulation 30
• Chapter 4. CONCLUSION 45
• References 47
• 논문요약 54