(A) study on redundancy optimization of memory error correction codes

다국어 초록 (Multilingual Abstract)

This thesis theoretically analyzes the correction capability limits that arise when symbol-level redundancy reduction is applied to an RS code-based RL-ECC architecture. Leveraging the MDS property of RS codes, it identifies the structural basis by which distinct single-chip errors can induce identical syndromes under redundancy reduction, and proves that the lower bound established in prior work is actually achieved in this setting. Based on this result, the exact number of syndrome-collision patterns is derived, and the resulting degradation in correction capability relative to Chipkill correction is quantitatively assessed. Building on the theoretical analysis, this thesis proposes a two-stage decoding architecture for redundancy-reduced settings. In particular, the stage-two decoder introduces a partial-chip loss decoding method that generalizes conventional full-chip loss decoding, and is designed to achieve performance consistent with the theoretical lower bound on the attainable failure probability under redundancy reduction. Experimental results confirm that the predicted outcomes from the analysis match the observed behavior. Overall, this thesis establishes a quantitative basis for evaluating the trade-off between reliability and space efficiency under limited redundancy and provides a systematic basis for design decision-making.

국문 초록 (Abstract)

본 학위논문은 RS 부호 기반 랭크-레벨 ECC에서 심볼 단위 리던던시 감소가 적용될 때의 정정 능력 한계를 이론적으로 분석하였다. RS 부호의 최대거리분리(MDS) 특성에 기반하여, 리던던시 감소 시 서로 다른 단일 칩 오류가 동일한 신드롬을 유도하는 구조적 원인을 규명하였으며, 선행 연구에서 제시된 하한이 본 논문의 설정에서 실제로 달성됨을 입증하였다. 이를 통해 신드롬 충돌 패턴의 개수를 정확히 도출하고, 기존 칩킬(Chipkill) 정정 대비 정정 능력 저하를 정량적으로 평가하였다. 이러한 이론적 분석을 바탕으로 리던던시 감소 환경을 고려한 2단계 복호 구조를 제안하였다. 특히 2단계 복호기에서는 기존 전체 칩 소실 복호를 일반화한 부분 칩 소실 복호를 도입하여, 리던던시 감소 환경에서 달성 가능한 실패 확률의 이론적 하한에 부합하는 성능을 달성하였다. 또한 이론적 분석 결과와 제안한 복호 구조는 실험을 통해 예측값과 관측 결과가 일치함을 확인하였다. 결과적으로 본 학위논문은 제한된 리던던시 하에서 신뢰성과 공간 효율성 간의 상충 관계를 정량적으로 평가할 수 있는 근거를 확립하고, 설계 판단을 위한 체계적인 기준을 제공한다.

목차 (Table of Contents)

• 1. Introduction 1
• 1.1 Background 1
• 1.2 Organization of Thesis 3
• 2. Preliminaries 5
• 2.1 DRAM Organization 5
• 2.2 Linear Block Codes 7
• 2.3 Reed-Solomon Codes 10
• 2.4 Bamboo ECC 11
• 2.5 Error and Erasure Decoding of RS Codes 13
• 2.6 Single-Chip Erasure Decoding 14
• 3. Correction Capability under Redundancy Reduction 16
• 3.1 Motivation 16
• 3.2 System Model 17
• 3.3 Existence of Syndrome Collisions 20
• 4. Theoretical Analysis of Correction Limits 23
• 4.1 Baseline Lower Bound on Correction Limits 23
• 4.2 Tightness of the Lower Bound 25
• 4.3 Experimental Validation 30
• 5. Capability-Achieving Decoder 34
• 5.1 Two-Stage Decoding Framework 34
• 5.2 Design of the Second-Stage Decoder 38
• 5.2.1 Target Correction Capability 38
• 5.2.2 Second-Stage Decoding Method 39
• 5.2.3 Erasure Size Selection 41
• 6. Performance Analysis of Proposed Decoder 47
• 7. Conclusions 52
• References 54