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    (A) machine learning approach to parasitic resistance and capacitance extraction for the complementary FET

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    국문 초록 (Abstract) kakao i 다국어 번역

    본 논문은 나노시트 적층 상보형 전계효과 트랜지스터(FET)의 공정 파라미터를 인공 신경망(ANN)의 입력값으로 활용하여 기생 커패시턴스를 예측하는 방법을 제안합니다. 기생 저항과 커패시턴스는 우선 기술 컴퓨터 지원 설계(TCAD) 시뮬레이션을 통해 추출되며, 이 데이터를 기반으로 머신러닝(ML) 모델을 학습시켰습니다. 학습된 ANN은 TCAD 시뮬레이션 결과와 비교했을 때, 모든 사례에서 최대 오차 3% 이내의 정확도로 기생 커패시턴스를 예측하는 성능을 입증하였습니다. 또한, 제안된 ML 모델은 기존 TCAD의 필드 솔버 방식 대비 예측 속도가 414배 빠르다는 장점을 보였습니다. 이러한 접근법은 나노시트 적층형 보완 FET 설계에서 기생 저항과 커패시턴스를 보다 빠르고 정확하게 추정할 수 있는 유망한 대안으로 평가됩니다.
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    본 논문은 나노시트 적층 상보형 전계효과 트랜지스터(FET)의 공정 파라미터를 인공 신경망(ANN)의 입력값으로 활용하여 기생 커패시턴스를 예측하는 방법을 제안합니다. 기생 저항과 커패시...

    본 논문은 나노시트 적층 상보형 전계효과 트랜지스터(FET)의 공정 파라미터를 인공 신경망(ANN)의 입력값으로 활용하여 기생 커패시턴스를 예측하는 방법을 제안합니다. 기생 저항과 커패시턴스는 우선 기술 컴퓨터 지원 설계(TCAD) 시뮬레이션을 통해 추출되며, 이 데이터를 기반으로 머신러닝(ML) 모델을 학습시켰습니다. 학습된 ANN은 TCAD 시뮬레이션 결과와 비교했을 때, 모든 사례에서 최대 오차 3% 이내의 정확도로 기생 커패시턴스를 예측하는 성능을 입증하였습니다. 또한, 제안된 ML 모델은 기존 TCAD의 필드 솔버 방식 대비 예측 속도가 414배 빠르다는 장점을 보였습니다. 이러한 접근법은 나노시트 적층형 보완 FET 설계에서 기생 저항과 커패시턴스를 보다 빠르고 정확하게 추정할 수 있는 유망한 대안으로 평가됩니다.

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    다국어 초록 (Multilingual Abstract) kakao i 다국어 번역

    In this paper, we present a method utilizing process parameters of nanosheet-stacked complementary field-effect transistors (FETs) as input for an artificial neural network (ANN) to predict parasitic capacitance. The parasitic capacitance was first extracted using technology computer-aided design (TCAD) simulations, and the resulting data was employed to train the machine learning (ML) model. The trained ANN demonstrated a high level of accuracy in predicting parasitic resistance and capacitance values, with the maximum error criterion of 3% being met in all cases compared to the simulation results. Moreover, the proposed ML model also significantly improved the prediction speed, achieving 414 times faster than the traditional field solver technique used for TCAD simulations. This approach offers a promising avenue for faster and accurate parasitic resistance and capacitance estimation in nanosheet-stacked complementary FET designs.
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    In this paper, we present a method utilizing process parameters of nanosheet-stacked complementary field-effect transistors (FETs) as input for an artificial neural network (ANN) to predict parasitic capacitance. The parasitic capacitance was first ex...

    In this paper, we present a method utilizing process parameters of nanosheet-stacked complementary field-effect transistors (FETs) as input for an artificial neural network (ANN) to predict parasitic capacitance. The parasitic capacitance was first extracted using technology computer-aided design (TCAD) simulations, and the resulting data was employed to train the machine learning (ML) model. The trained ANN demonstrated a high level of accuracy in predicting parasitic resistance and capacitance values, with the maximum error criterion of 3% being met in all cases compared to the simulation results. Moreover, the proposed ML model also significantly improved the prediction speed, achieving 414 times faster than the traditional field solver technique used for TCAD simulations. This approach offers a promising avenue for faster and accurate parasitic resistance and capacitance estimation in nanosheet-stacked complementary FET designs.

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    목차 (Table of Contents)

    • 1.Introduction 1
    • A. Technology Evolution: From Planar MOSFET to CFET 1
    • B. Parasitic Effects on Performance 5
    • C. Computational Bottleneck in Parasitic Extraction 5
    • D. Machine Learning as Alternative Computational Paradigm 6
    • 1.Introduction 1
    • A. Technology Evolution: From Planar MOSFET to CFET 1
    • B. Parasitic Effects on Performance 5
    • C. Computational Bottleneck in Parasitic Extraction 5
    • D. Machine Learning as Alternative Computational Paradigm 6
    • 2. Device Structure and ANN Model 8
    • A. Device Structure 8
    • B. Machine Learning Model 14
    • 3. Modeling Results and Analysis 25
    • A. Accuracy 25
    • B. Performance 35
    • C. SPICE Simulation with ML-predicted parasitic parameters 35
    • D. Multi-Objective Optimization and Pareto Front Analysis 38
    • 4. Conclusion 41
    • References 42
    • Korean Abstract 45
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