Enhancing retention reliability in flash memory by suppressing tunneling oxide damage via spacer engineering

다국어 초록 (Multilingual Abstract)

Three dimensional (3D) NAND Flash memory has achieved higher density by vertically stacking word lines (WLs). However, as the cell structure becomes more complex and the channel aspect ratio increases, maintaining data reliability has become increasingly challenging. In particular, during the body contact formation process, fluorine based wet etching can cause fluorine ions to diffuse through the grain boundaries of the spacer polycrystalline silicon (Spacer Poly-Si), leading to local defects or tunneling oxide degradation. Such fluorine induced defects form charge leakage paths, deteriorating long-term data retention and adversely affecting the reliability of Charge Trap Flash (CTF) memory devices.
In this study, the effect of spacer polysilicon thickness on tunneling oxide degradation and charge retention characteristics was analyzed using a TCAT based Vertical NAND (V-NAND) structure. The spacer thickness was adjusted by several angstroms around a reference condition, and the retention characteristics were evaluated under two conditions: (1) high temperature accelerated retention testing at 100 ℃ and (2) room temperature long-term retention testing after high program/erase cycling stress.
Under high temperature conditions, charge loss was governed by thermally activated mechanisms such as Thermionic Emission (TE) and Trap Assisted Tunneling (TAT). As the spacer thickness increased, charge loss was mitigated, which can be attributed to the suppression of fluorine diffusion and the reduction of defect density within the tunneling oxide, resulting in fewer leakage paths. At room temperature, where thermal activation is negligible, the dominant charge loss mechanism transitioned to Stress Induced Leakage Current (SILC), caused by electron transport through defect clusters formed by repeated program erase cycling. The thicker spacer condition exhibited reduced charge loss, which can be interpreted as an improvement in retention stability due to suppression of trap formation and interruption of defect mediated leakage paths. A comparison between the upper and lower WLs within the same string revealed that greater charge loss occurred in the lower WL region. This difference is attributed to nonuniform spacer thickness and step coverage variation during the vertical stacking process.
In conclusion, increasing the spacer polysilicon thickness effectively suppresses fluorine penetration into the tunneling oxide and mitigates charge loss, thereby improving both retention characteristics and WL uniformity. This study establishes a quantitative correlation between spacer thickness and charge loss suppression, providing a process level design guideline for enhancing the reliability of high stack 3D V-NAND Flash memory.

국문 초록 (Abstract)

삼차원(3D) NAND 플래시 메모리는 고집적화를 위해 워드라인(WL)을 수직으로 적층하는 구조로 발전해왔다. 그러나 셀 구조의 복잡도가 증가하고 채널의 종횡비가 커짐에 따라, Data의 신뢰성을 유지하는 것이 점차 어려워지고 있다. 특히 Body Contact 형성 과정에서 수행되는 불소(Fluorine) 기반의 습식 식각 공정 중, 스페이서 다결정 실리콘(Spacer Polycrystalline Silicon, Poly-Si)의 입계를 따라 플루오린 이온이 터널링 산화막 내부로 침투하여 국부적 결함(Pin-hole)이나 산화막 열화를 유발할 수 있다. 이러한 플루오린 유도 결함은 전하 누설 경로를 형성하여 장기 데이터 보존(Retention) 특성을 저하시킴으로써 CTF(Charge Trap Flash) 메모리의 신뢰성에 심각한 영향을 미친다.
본 연구에서는 TCAT 기반의 수직형(V-NAND) 구조를 이용하여 스페이서 폴리실리콘 두께가 터널링 산화막 열화 및 전하 보존 특성에 미치는 영향을 체계적으로 분석하였다. 스페이서 폴리실리콘은 DIPAS와 DS 전구체를 이용한 저압 화학 기상 증착(LP-CVD) 방식으로 형성되었으며, 기준 두께를 중심으로 -3 Å에서 +6 Å까지 변화를 주었다. 증착 두께는 ALERIS 8350 장비를 이용한 분광 타원계(Spectroscopic Ellipsometry, S.E.)로 측정하였다. 전하 보존 신뢰성 평가는 (1) 100 ℃에서 10시간 동안의 고온 가속 Retention 시험과, (2) 고사이클(High Cycle) 스트레스 후 192시간의 상온 장기 보존 시험의 두 조건에서 수행하였다.
고온 조건에서는 전하 손실이 열에 의해 활성화되는 Thermionic Emission(TE) 및 Trap-Assisted Tunneling(TAT) 메커니즘에 의해 지배되었다. 높은 온도에서의 가속 효과에도 불구하고, 스페이서 폴리실리콘의 두께를 증가시킬수록 전하 손실이 감소하였으며, WL001 기준으로 약 0.5 %/Å의 전하 손실 개선률을 확인하였다. 이러한 결과는 두꺼운 스페이서가 플루오린의 확산 경로를 차단하고, Trap 밀도를 감소시킴으로써 산화막 손상을 억제한 결과로 해석된다.
반면 상온 조건에서는 열적 활성화 효과가 배제되어, 전하 손실 메커니즘이 Stress-Induced Leakage Current(SILC)로 전환되었다. 상온 Retention 시험 결과, +3 Å 조건은 기준 대비 약 +8 mV/(dec·Å), 즉 약 16.7 %의 전하 손실 개선 효과를 나타냈으며, 스페이서 두께 증가에 따라 선형적인 개선 경향을 보였다. 이는 터널링 산화막 인근의 Trap 발생이 억제되고, 산화막 내 결함 클러스터에 의한 누설 경로가 감소한 결과로 판단된다.
또한 동일한 스트링 내 상단 및 하단 WL의 특성을 비교한 결과, 하단 WL에서 상대적으로 더 큰 전하 손실이 관찰되었다. 이는 적층 공정에서의 Step Coverage 차이에 의해 하단 스페이서 두께가 얇아지고, 국부적인 식각 손상이 집중된 결과로 해석된다. 따라서 적층 높이에 따른 스페이서 두께의 균일도 확보가 고적층 V-NAND의 신뢰성 확보에 매우 중요함을 시사한다.
결론적으로, 스페이서 폴리실리콘 두께의 증가는 터널링 산화막 내 플루오린 침투를 효과적으로 억제하고, 전하 손실을 감소시켜 Retention 특성과 WL 간 변동성을 향상시키는 주요 공정 인자로 작용함을 확인하였다. 본 연구는 스페이서 두께와 전하 손실 억제 간의 정량적 상관성을 규명하였으며, 향후 고적층 3D NAND의 인터페이스 특성 및 Retention 신뢰성 향상을 위한 공정적 지침을 제시한다.

목차 (Table of Contents)

• 1. Introduction 1
• 2. Theoretical background 4
• 2.1 VNAND Cell Architecture 4
• 2.1.1 TCAT Overview 4
• 2.1.2 Layer Configuration and Functional Roles 7
• 2.2 Charge Storage Process 10
• 2.3 Fluorine Induced Oxide Damage 16
• 2.3.1 Fluorine Induced Damage Process in Tunneling Oxide 16
• 2.3.2 Mechanistic Basis for Fluorine Penetration 19
• 3. Experimental 23
• 3.1 Condition Split: Polysilicon Thickness 23
• 3.2 Retention Test Conditions 25
• 3.2.1 High temperature test 25
• 3.2.2 Low temperature test 28
• 4. Results and discussion 32
• 4.1 High Temperature Retention 32
• 4.2 Low Temperature Retention 39
• 4.3 TopBottom Variation 46
• 5. Conclusion 48
• References 50
• Korean Abstract 53