Design of low power, wideband D-band RF transceiver in CMOS

국문 초록 (Abstract)

D-밴드 주파수 대역(110–170 GHz)은 넓은 가용 대역폭과 비교적 낮은 대기 감쇠 특성으로 인해 차세대 무선 통신 및 고해상도 레이다 시스템의 핵심 후보로 주목받고 있다. 그러나 이러한 서브-테라헤르츠 대역에서 CMOS 기반 D-밴드 송수신기를 구현하는 것은 능동 및 수동 소자의 성능 저하와 레이아웃에 따른 기생 성분으로 인해 여전히 도전적이다. 기존 접근 방식은 기생 손실과 제한적인 트랜지스터 이득을 보상하기 위해 주파수 체배기 및 증폭 경로에 다단 증폭/버퍼 단을 추가하는 경우가 많으며, 이는 전력 소모 증가에 따른 발열 문제, 칩 면적 증가 및 설계 복잡도 상승으로 이어진다.
본 학위논문에서는 표준 bulk CMOS 공정을 기반으로, 광대역 ×8 주파수 체배기와 고효율 증폭기를 포함하는 초소형, 고집적 D-밴드 RF 프론트엔드 송수신기 구조를 제안한다. 제안한 구조는 고주파 동작에서의 기생 요소를 최소화하면서 각 회로 구성단의 성능을 극대화하여, 불필요한 증폭 단 없이도 넓은 대역폭과 충분한 출력 전력을 확보하는 것을 목표로 한다.
먼저, 제안하는 RF 송수신기의 핵심 블록인 ×8 주파수 체배기는 바이어싱 기법과 광대역 임피던스 정합 및 각 단의 주파수 특성을 분석 및 최적화하여 114–169 GHz의 3-dB 대역폭을 확보하였으며, 2.1 dBm 출력 전력 및 3.2% 의 전력 효율을 적은 면적으로 구현하였다. 또한 본 체배기와 단일 LO 기반의 광대역 하향변환 믹서 구조를 결합하여, 네트워크 분석기(VNA) 확장 모듈을 위한 초소형 110–170 GHz 저전력, 광대역 리플렉토미터 수신기 프론트엔드를 D-band 대역에서 CMOS 공정 최초로 구현하였다.
아울러 RF 송수신기 구현을 위해 D-밴드 저잡음 증폭기와 전력 증폭기를 설계하였다. 트랜지스터 성능을 극대화하기 위해 기생 성분을 최소화하는 레이아웃 구조를 제안하였으며, 트랜스포머의 이중 공진 특성을 이용한 광대역 매칭 네트워크를 통해 과도한 다단화 없이도 40 GHz 이상의 대역폭과 20 dB 이상의 소신호 이득 특성을 확보하였다. 최종적으로 ×8 체배기, 단일 LO 믹서, 증폭기를 집적하여 D-밴드 광대역 송수신기를 구현하였으며, 송신기는 12.5 dBm 최대 출력 전력과 51 GHz 대역폭을 10.2% 전력 효율로 달성하였다. 수신기는 43 GHz 의 3-dB 대역폭과 37 dB 최대 변환 이득을 확보하였고 소비 전력은 90 mW이다. 송신기와 수신기 모두 추가적인 칩 면적 증가 없이 저전력·광대역 특성을 동시에 확보하였다.
종합하면, 본 연구는 기생 성분을 고려한 고주파 능동 회로 설계, 트랜스포머 기반 광대역 임피던스 정합, 그리고 고조파 특성을 고려한 광대역 주파수 체배기 설계 기법을 바탕으로 초소형, 저전력 및 광대역 특성을 동시에 확보하는 D-밴드 RF 송수신기의 구현 가능성을 제시한다. 이는 다채널 레이다 송수신기와 광대역 무선 통신 시스템의 실용적 구현을 위한 기반이 될 것으로 기대된다.

다국어 초록 (Multilingual Abstract)

The D-band (110–170 GHz) offers abundant bandwidth and relatively low atmospheric attenuation, making it attractive for next-generation wireless and high-resolution radar. Yet CMOS D-band transceivers remain challenging due to severe passive/device losses and strong layout-dependent parasitics, often requiring multistage gain or buffering that increases power, area, and complexity.
To address these challenges, this dissertation proposes a compact D-band RF front-end transceiver in standard bulk CMOS, enabled by a wideband ×8 frequency multiplier and high-efficiency amplifier sub-blocks. The proposed architecture aims to achieve wide bandwidth and sufficient output power without unnecessary amplification stages by minimizing high-frequency parasitic effects while maximizing the performance of each circuit sub-block.
First, as a key block of the proposed RF transceiver, the ×8 frequency multiplier is designed by optimizing the biasing scheme, wideband impedance matching, and the frequency response of each stage. The multiplier achieves a 3-dB bandwidth of 114–169 GHz and is implemented in a compact area while delivering 2.1 dBm output power with 3.2% power efficiency. In addition, by combining the multiplier with a wideband down-conversion architecture based on a single LO mixer, a 110–170 GHz low-power, wideband reflectometer receiver front-end for vector network analyzer (VNA) extension modules is realized in CMOS at D-band frequencies.
Furthermore, D-band low-noise amplifier(LNA) and power amplifier(PA) are designed for RF transceiver implementation. To maximize transistor performance, a layout structure that minimizes parasitic effects is introduced, and a transformer-based wideband matching network exploiting dual-resonance behavior is applied. As a result, both LNA and PA achieves wideband operation exceeding 40 GHz and small-signal gain above 20 dB without excessive multi-stage implementation. Finally, the ×8 multiplier, single-LO mixer, and amplifiers are integrated to realize a wideband D-band RF transceiver. The transmitter achieves a maximum output power of 12.5 dBm and a 51 GHz bandwidth with 10.2% power efficiency. The receiver achieves a 43 GHz 3-dB bandwidth and 37 dB peak conversion gain, while consuming 90 mW. Both the transmitter and receiver simultaneously achieve low-power and wideband performance without additional chip-area overhead.
In summary, based on parasitic-aware high-frequency circuit design, transformer-based dual-resonance impedance matching, and wideband frequency-multiplier design techniques considering harmonic behavior, this work demonstrates the feasibility of realizing a compact, low-power, and wideband D-band RF transceiver without area, power trade-offs. The proposed design approach is expected to provide a foundation for the practical implementation of multi-channel radar transceivers and wideband wireless communication systems.

목차 (Table of Contents)

• 1. Introduction 1
• 2. Highly Efficient, Wideband D-band Frequency Multiplier in 40-nm CMOS 7
• 2.1 Design Considerations in Frequency Multiplier 7
• 2.1.1 Background and Motivation 7
• 2.1.2 Cascaded High Ratio Frequency Multiplier Design 9
• 2.2 Design of Broadband X8 Frequency Multiplier 11
• 2.2.1 Implementation of Broadband Final-stage Doubler 11
• 2.2.2 Power Efficient, Wideband Buffer-Doubler Design 14
• 2.2.3 Staggered, Double-Tuned Frequency Quadrupler and Overall Circuit Implementation 17
• 2.3 Experimental Results 19
• 2.4 Chapter Summary 24
• 3. D-band Wideband Reflectometer Front-End and Vector Network Analyzer Extension Module 25
• 3.1 Background and Motivation 25
• 3.2 Low-Power, Wideband Reflectometer Front-End 29
• 3.2.1 Wideband X8 Frequency Multiplier in 28-nm CMOS 31
• 3.2.2 Directional Coupler and Power Dividing Network 33
• 3.2.3 D-band Single LO Down-Converter 36
• 3.2.4 Integrated Reflectometer Receiver Front-End 39
• 3.3 VNA Extension Module Measurement 43
• 3.4 Chapter Summary 48
• 4. D-band Broadband Low Noise Amplifier and Power Amplifier in 28-nm CMOS 49
• 4.1 Background and Motivation 49
• 4.2 Design Considerations in D-band Amplifier 52
• 4.2.1 Active Component Design Considerations 52
• 4.2.2 Passive Component Design Considerations 59
• 4.3 Implementation of Broadband Matching Network 62
• 4.4 Low Noise Amplifier Design 64
• 4.5 Power Amplifier Design 68
• 4.5.1 Power Amplifier Active Core Design 68
• 4.5.2 Wideband, Low-Loss Power Amplifier Matching Network Design 72
• 4.5.3 Power Amplifier Implementation 75
• 4.6 Chapter Summary 78
• 5. D-band Wideband RF Transceiver in 28-nm CMOS 79
• 5.1 Implementation of Wideband RF Transmitter 79
• 5.2 Implementation of Wideband RF Receiver 83
• 5.3 Chapter Summary 86
• 6. Conclusion 88