(A) 96.4dB-SNR, 98.7uW-power consumption 3rd-order sigma-delta ADC with noise reduction and low power techniques for bio-signal sensing application

국문 초록 (Abstract)

본 논문은 완전 차동 입력 신호를 처리하는 3차 CIFB(Cascaded Integrator Feedback) 시그마-델타 ADC 를 제안합니다. 3kHz 대역폭의 생체 신호 처리를 위한 인체 적용 데이터 컨버터로서, 본 설계는 "고해상도"와 (발열 방지를 위한) "저전력"을 목표로 하였습니다.
RC 캘리브레이션 회로를 통해 안티-앨리어싱 효과를 극대화하였으며, 초퍼 안정화(chopper stabilization) 기법과 오프셋 제거 방식의 하나인 상관 이중 샘플링(CDS) 기법을 혼합 적용하여 잡음 저감 특성을 향상시켰습니다. 또한, 첫 번째 적분기에는 넓은 입력 범위를 보장하기 위해 constant-gm 기법이 사용되었으며, 두 번째 및 세 번째 적분기는 저전력을 위해 인버터 기반 증폭기로 구성되었습니다.
마지막으로, 제안된 시그마-델타 ADC 는 TSMC 130nm RF 공정으로 설계되었으며, 1.2V 공급 전압과 1.5MHz 의 샘플링 속도로 동작합니다. 15.72비트의 ENOB 와 96.41dB 의 SNR 을 달성하여 고해상도 요구 조건을 만족시킵니다. 또한, 98.7uW 의 전력을 소비하여 목표했던 100uW 미만의 저전력 모델을 달성하였습니다.

다국어 초록 (Multilingual Abstract)

This thesis proposes a low-power, low-noise Sigma-Delta ADC. The goal is to achieve high resolution by minimizing noise at the ADC input, while also securing low-power performance for use in bio-signal processing applications.
To accomplish this, a third-order Cascaded Integrator Feedback (CIFB) structure is employed. An RC calibration circuit is integrated into the input anti- aliasing filter to ensure a robust bandwidth against PVT (Process, Voltage, Temperature) variations. Additionally, chopper stabilization and offset cancellation techniques are applied to the Sigma-Delta modulator to reduce in- band noise. Moreover, an inverter-based amplifier is used as the 2nd, 3rd core amplifier to achieve low power performance
Ultimately, the design achieves an ENOB of 15.7 and an SNR of 96.4dB. The design is fabricated using the TSMC 130nm process and operates with a 1.2V supply voltage. The input signal bandwidth is 3 kHz, and the sampling frequency is 1.5MHz. Finally, the power consumption is 98.7μW.

목차 (Table of Contents)

• 1. Introduction 1
• 1.1 Research Background 1
• 1.2 Fundamental of ADC 2
• 2. Sigma Delta ADC 5
• 2.1 Quantization Noise 5
• 2.2 Oversampling 7
• 2.3 Noise Shaping (Sigma-Delta Modulation) 10
• 3. System Level Design 16
• 3.1 Target Design Specifications 16
• 3.2 Determination of the Modulator Design Parameters 17
• 3.3 Determination of the Modulator Structure and Coefficients 20
• 4. Circuit Level Design 24
• 4.1 Proposed Top Block Diagram 24
• 4.2 Proposed Sigma-Delta ADC Scheme 25
• 4.2.1 Core Amplifier 27
• 4.2.2 Anti-Aliasing Filter 30
• 4.2.3 Integrator 34
• 4.2.4 Clock Generator 38
• 4.2.5 Comparator 40
• 4.2.6 CIC Decimation Filter (Cascaded Integrator Comb) 42
• 5. Simulation Results 45
• 6. Conclusion 52
• References 53
• Korean Abstract 57