상위 수준 합성을 활용한 고효율 무선랜 FFT 가속기의 설계 공간 탐색 = Design Space Exploration of FFT Accelerators for High Efficiency WLAN Using High-Level Synthesis

국문 초록 (Abstract)

IEEE 802.11ax (WiFi-6)를 위한 고속 푸리에 변환 (FFT) 가속기는 표준에서 요구하는 엄격한 성능 조건을 만족하도록 설계되어야 한다. 이를 위해 FFT 가속기를 Computation 블록과 Communication 블록으로 나눠 다양한 구조적 설계 공간을 탐색하였다. 기수 (Radix)와 메모리 포트, 루프 파이프라이 닝, 스테이지 파이프라이닝과 같은 설계 옵션을 적용하여 Computation 블록을 최적화하였다. 또한, Communication 블록을 최적화하기 위해서 메모리 포트와 블록 파이프라이닝, 더블 버퍼링, 쓰기 후 읽기 문제 (RAW hazard) 방지와 같은 설계 옵션을 적용하였다. 각 설계 옵션이 Computation 블록과 Communication 블록 각각의 속도 및 면적에 미치는 영향을 평가하기 위해서 절제 (Ablation) 연구를 수행하였다. 상위 수준 합성 (HLS) 기술을 활용하여 전통적인 순수 RTL 설계 대비 설계 시간을 최대 75% 단축하면서 최신 FFT 가속기보다 면적-지연 곱 (ADP) 지표에서 5% 우위를 보였다. 또한, HLS 기술을 활용하여 Baseline 설계 대비 Computation 블록의 지연 시간을 Radix 별 최대 80% 절감하였고 Communication 블록의 처리 주기를 Radix 별 최대 75% 절감하였다. 결과적으로 WiFi-6 표준의 시간 제약 조건을 만족하면서 반복 검출 및 복호 (IDD) 시스템을 위한 최적의 FFT 가속기를 구현하였다.

다국어 초록 (Multilingual Abstract)

The fast Fourier transform (FFT) accelerator for IEEE 802.11ax (WiFi-6) must be designed to meet the stringent performance requirements defined in the standard. To achieve this, the FFT accelerator was divided into a computation block and a communication block, and the architectural design space was explored. The computation block was optimized using design options such as radix configuration, memory port allocation, loop pipelining, and stage pipelining. Similarly, the communication block was optimized through memory port allocation, block pipelining, double buffering, and read-after-write (RAW) hazard avoidance. An ablation study was conducted to evaluate the impact of each design option on the latency of the computation block, the throughput period of the communication block, and the area of both blocks. By utilizing high-level synthesis (HLS) technology, the design time was reduced by up to 75% compared to traditional hand-coded RTL design, while achieving a 5% improvement in the area–delay product (ADP) metric over state-of-the-art (SOTA) FFT accelerators. Furthermore, compared to the baseline design, the HLS-based approach reduced the latency of the computation block by up to 80% and reduced the throughput period of the communication block by up to 75%, depending on the radix. As a result, an optimal FFT accelerator was implemented, which satisfies the performance requirements of the WiFi-6 standard and is well-suited for iterative detection and decoding (IDD) systems.

목차 (Table of Contents)

• 표목차 ⅱ
• 그림목차 ⅲ
• 국문초록 ⅴ
• 제1장 서론 1
• 제2장 연구 배경 및 관련 연구 3
• 제1절 고속 푸리에 변환 (FFT) 3
• 제2절 IEEE 802.11ax (WiFi-6) 시간 제약 4
• 제3절 상위 수준 합성 (HLS) 기술 7
• 제4절 FFT 가속기 구조 10
• 제3장 Computation 블록 최적화 13
• 제1절 Radix 13
• 제2절 메모리 포트 & 루프 파이프라이닝 15
• 제3절 스테이지 파이프라이닝 17
• 제4장 Communication 블록 최적화 19
• 제1절 메모리 포트 & 블록 파이프라이닝 19
• 제2절 더블 버퍼링 & 쓰기 후 읽기 문제 (RAW Hazard) 방지 21
• 제5장 실험 결과 및 분석 24
• 제1절 절제 연구 결과 – 1 (Computation 블록) 24
• 제2절 절제 연구 결과 – 2 (Communication 블록) 26
• 제3절 성능 – 복잡도 사이의 Trade-off 비교 27
• 제6장 결론 31
• 참고문헌 32
• ABSTRACT 37