병렬 PCS로 구동되는 ESS 시스템의 공통모드 전압 저감을 위한 위상 천이 기법 = Phase shifting technique for reducing common-mode voltage in ESS systems driven by parallel PCS

다국어 초록 (Multilingual Abstract)

High-integration designs aimed at increasing the energy density of energy storage systems (ESSs) increase the parasitic capacitance between the battery, chassis, and system equipment, thereby increasing the common-mode voltage (CMV) and leakage current. This paper analyzes the parasitic capacitances formed in the battery, PCS, and gridside structures, and presents an ESS-to-ground equivalent capacitance model consisting of the battery-side parasitic capacitance, the Ycapacitor of the PCS, and the grid-side parasitic capacitance. This paper analyzes the parasitic capacitances formed in the battery, PCS, and gridside structures, and presents an ESS-to-ground equivalent capacitance model consisting of the battery-side parasitic capacitance, the Ycapacitor of the PCS, and the grid-side parasitic capacitance. In addition, a carrier phase-shift technique that disperses the PWM carrier phases of parallel PCSs is proposed, and it is shown to effectively reduce the equivalent CMV. The proposed method can be implemented purely in software as a control algorithm without requiring additional hardware and provides useful design guidelines for improving the safety and EMI characteristics of large-capacity ESSs.

국문 초록 (Abstract)

에너지 저장 시스템(ESS)의 에너지 밀도를 높이기 위한 고집적 설계와 수 냉식 패키징, 스트링 PCS 병렬 운전은 배터리·외함·계통 설비 사이의 기생 커패시턴스를 증가시키며, 이는 공통 모드 전압(CMV)과 누설 전류를 증대 시키는 원인이 된다. 본 논문에서는 배터리, PCS, 계통 구조에서 형성되는 기생 커패시턴스를 분석하고, 배터리 측 기생 커패시턴스, PCS의 Y 커패시 터, 계통 측 기생 커패시턴스로 구성된 ESS–대지 등가 커패시턴스 모델을 제시한다. 또한 배터리 측 및 계통 측 기생 커패시턴스의 크기에 따른 공통 모드 전압(CMV) 분배 특성을 분석하고, 스트링 PCS 병렬 수 증가 시 에너 지 저장 시스템(ESS) 전체 기생 커패시턴스와 CMV가 증가함을 시뮬레이션 으로 확인하였다. 또한 병렬 PCS의 PWM 캐리어 위상을 분산시키는 캐리 어 위상 천이 기법을 제안하여, 등가 CMV를 효과적으로 저감할 수 있음을 보였다. 제안한 방법은 추가 하드웨어 없이 제어 알고리즘만으로 구현 가능 하며, 대용량 에너지 저장 시스템(ESS)의 안전성 및 EMI 특성 개선에 유용 한 설계 지침을 제공한다.

목차 (Table of Contents)

• 표목차 ⅱ
• 그림목차 ⅲ
• 국문초록 ⅳ
• 제1장 서론 1
• 제1절 연구 배경 및 필요성 1
• 제2절 논문의 구성. 3
• 제2장 공통 모드 전압(CMV) 발생 메커니즘 4
• 제1절 기생 커패시턴스의 개념. 4
• 제2절 배터리의 기생 커패시턴스 6
• 제3절 ESS 시스템의 기생 커패시턴스와 공통 모드 전압 8
• 제3장 ESS 시스템 내 각 기생 커패시턴스의 크기에 따른 시스템의 CMV
• 미치는 영향 10
• 제1절 공통 모드 전압 배터리 및 계통 상관관계. 10
• 3. 1. 1. Ct >> Cb 경우의 CMV 영향 10
• 3. 1. 2. Ct << Cb 경우의 CMV 영향 12
• 3. 1. 3. Ct ≈ Cb 경우의 CMV 영향 13
• 제2절 스트링 PCS 병렬 구성에서의 CMV 영향15
• 제3절 CMV저감을 위한 캐리어 위상 천이 기법17
• 제4장 모의 실험 및 결과 19
• 제1절 모의실험 19
• 제2절 실험 구성 23
• 제3절 실험 결과. 26
• 제5장 결론 29
• 참고문헌 31
• ABSTRACT34