A 1.5GS/s 7-bit Charge-Injection SAR ADC using a PVT tracking 1-bit Metastability Detector = PVT 변화를 추적하는 1비트 준안정성 검출기를 이요한 1.5GS/s 7비트 전하 주입 아날로그 디지털 변환기

다국어 초록 (Multilingual Abstract)

In this thesis, a 7-bit 1.5GS/s area-efficient asynchronous charge injection successive-approximation-register (SAR) analog-to-digital converter (ADC) is presented. The proposed ADC architecture consists of a 6-bit CI-SAR and a 1-bit Metastability Detector (MD), forming a 7-bit ADC. Superior area efficiency is achieved by architecting the Charge Injection digital-to-analog converter (DAC) in a segmented structure. The Charge Injection Cell (CIC) is biased by a temperature-aware bias generator that maintains the ADC full-scale over a wide temperature range. The gm-boosted StrongARM comparator helps achieve high sampling speed up to 1.5GS/s. A background-calibrated metastability-detector extracts an additional bit under different process, voltage, and temperature (PVT) conditions. The proposed ADC is fabricated in a 28nm CMOS process in an area of 202μm2. The peak SNDR is 39.04dB with FoMw = 17.4fJ/conv.-step. The measured SNDR drops by less than 2.7dB across the -40°C to 80°C temperature variation and 0.9V to 1.1V supply voltage variation.

국문 초록 (Abstract)

본 논문은 면적 효율이 뛰어난 7비트 1.5GS/s 비동기식 전하 주입 연속 근사 레지스터 아날로그-디지털 변환기(ADC)를 제시한다. 제안된 구조는 6비트 전하 주입 연속 근사 레지스터 아날로그-디지털 변환기와 1비트 준안정성 검출기로 구성되어 7비트 아날로그-디지털 변환기를 형성한다. 전하 주입 디지털-아날로그 변환기를 분할형 구조로 설계하여 뛰어난 면적 효율성을 달성했으며, 전하 주입 셀은 넓은 온도 범위에 걸쳐 아날로그 디지털 변환기의 최대 입력 범위 성능을 유지하는 온도 감지 전압 생성기에 의해 바이어스된다. 또한, 컨덕턴스 증폭 스트롱암 비교기를 통해
최대 1.5GS/s의 높은 샘플링 속도를 달성했고, 백그라운드로 보정되는 준안정성 검출기는 다양한 PVT변화 속에서도 추가적인 1비트를 안정적으로 추출한다. 제안된 아날로그-디지털 변환기는 28nm CMOS 공정으로 제작되었으며, 면적은 202µm2이다. 측정된 SNDR은 39.04dB이며 FoMw는 17.4fJ/conv.-step이다.

목차 (Table of Contents)

• List of Tables ⅲ
• List of Figures ⅳ
• ABSTRACT ⅵ
• Ⅰ. Introduction 1
• 1.1. Motivation· 1
• 1.2. Thesis organization 4
• Ⅱ. Design considerations 8
• 2.1. PVT vulnerability in CI-SAR ADC 8
• 2.2. Tight power speed tradeoff in comparators 10
• 2.3. Metastability based resolution enhancement 13
• Ⅲ. Circuit implementation 17
• 3.1. Overall architecture 17
• 3.2. Segmented CI-DAC and temperature-aware bias circuit 18
• 3.3. gm-boosted StrongARM comparator 24
• 3.4. Background-calibrated Metastability Detector 30
• 3.5. Measurement results 35
• Ⅳ. Conclusion 47
• References 48
• Abstract (in Korean) 52