고성능 2차원 FET 구현을 위한 2차원 헤테로구조의 제조 및 전기적 특성평가 = Fabrication and Electrical Characterization of 2D Heterostructures for High-Performance 2D FETs

국문 초록 (Abstract)

모바일 디바이스 및 IoT 기기의 저전력, 고성능 구동을 위해서는 우수한 전기적 특성을 갖는 트랜지스터 소자의 구현이 필수적이다. 고성능 소자를 구현하기 위해서는 on/off ratio, 접촉저항, 이동도, subthreshold slope 등 다양한 파라미터의 정밀한 제어가 요구된다. 특히 저전력 동작을 위해서는 스위칭 효율을 결정하는 SS의 감소가 중요하며 동시에 실질적인 구동 성능 확보를 위해 높은 이동도가 필요하다. 본 연구에서는 특히 높은 이동도와 낮은 SS를 동시에 달성하는 것에 중점을 두었다. 이를 위해 소자 구조 및 공정 조건에 따른 전기적 특성 변화를 체계적으로 분석하였다.
낮은 SS를 구현하기 위해 tunneling field-effect transistor(TFET) 구조를 도입하였다. TFET은 MOSFET과 달리 band-to-band tunneling(BTBT)을 기반으로 한 전하 수송이 이루어지므로 Boltzmann 분포의 제한을 받지 않아 이론적으로 낮은 SS 달성이 가능하다. 본 연구에서는 BP-SnSe2 기반 TFET을 제작하고 100 ℃와 250 ℃의 ALD 성장 온도에 따른 Al2O3 패시베이션 효과를 비교 분석하였다. 그 결과 100 ℃의 저온 패시베이션 조건에서 negative differential resistance(NDR) 현상이 관찰되었다. scanning photocurrent microscope(SPCM) 분석을 통해 밴드 정렬을 확인한 결과 100 ℃에서 증착된 Al2O3는 BP 채널에서 뚜렷한 밴드 휘어짐이 유도됨을 확인하였다. 반면 250 ℃의 고온 공정에서는 과도한 n-doping 효과로 인해 BP에서의 밴드 휘어짐이 더욱 증가한 것을 확인하였다.
이후 BP FET과 BP-SnSe2 TFET의 온도 의존 전기적 특성을 비교 분석하였다. BP-SnSe2 TFET은 BP FET 대비 더 낮은 SS를 나타냈으며 이는 TFET의 BTBT에 기반한 전도 특성에서 기인한 것이다. 이는 열적 캐리어 주입이 아닌 터널링 메커니즘이 지배적인 역할을 함을 의미한다. 또한 온도가 감소함에 따라 BP-SnSe2 TFET의 off current가 감소하는 경향을 보였는데 이는 저온에서 trap assisted tunneling(TAT)이 효과적으로 억제되기 때문으로 해석된다. BP-SnSe2 TFET은 BP FET 대비 온도 의존성이 낮은 특성을 보였으며 이는 전도 특성이 주로 온도에 민감하지 않은 BTBT에 의해 지배되기 때문이다. 두 소자 모두 저온 영역에서 SS가 포화되는 경향을 보였으며, 이는 band tail state가 subthreshold 전류의 지배적인 전도 경로로 작용하기 때문으로 판단된다.
한편, 이동도 향상을 위한 국소적 격자 변형 유도를 위해 화학적으로 불활성한 h-BN을 기판으로 사용하였다. h-BN 위에 Al2O3를 ALD로 증착할 경우 Al2O3가 돌기 형태로 성장하는 특성을 보였으며, 이를 통해 높은 표면 거칠기를 갖는 Al2O3 박막을 형성할 수 있었다. Al2O3 두께를 10nm로 설정하고 ALD 공정 온도를 증가시킬 경우 약 3nm 수준의 RMS roughness가 형성됨을 확인하였다. 이후 MoS2를 h-BN/Al2O3 구조 위에 전사하여 국소적 격자 변형을 유도하였으며 Raman 분광 분석을 통해 h-BN/Al2O3/MoS2 구조에서 Raman intensity의 감소를 확인할 수 있었다. 이는 MoS2에서 격자 변형에 의해 포논 진동이 감소했음을 시사하며 격자 변형이 실제로 도입되었음을 간접적으로 뒷받침한다.
결론적으로 본 연구는 2차원 반데르발스 물질 기반 공정에서의 계면 제어 및 변형 유도 기법과 2차원 이종접합 TFET의 전기적 특성 및 전도 메커니즘 분석을 동시에 제시한다.

목차 (Table of Contents)

• Ⅰ. 서 론 1
• 1.1 2D vdW materials 2
• 1.2 Tunneling Field-Effect Transistor(TFET) 3
• 1.2.1 Subthreshold Slope(SS) 6
• 1.3 Atomic Layer Deposition(ALD) 9
• Ⅱ. Characterization of BP-SnSe2 TFET 11
• 2.1 연구 배경 및 목적 11
• 2.2 연구 방법 15
• 2.3 연구 결과 18
• 2.4 결론 25
• Ⅲ. Local lattice strain in MoS2 26
• 3.1 연구 배경 및 목적 26
• 3.2 연구 방법 28
• 3.3 연구 결과 30
• 3.4 결론 34
• 참 고 문 헌 35
• Abstract 43