ΔΣFDC 및 QE Tracking을 이용한 보조루프 제거형 Fractional-N Sub-Sampling Digital PLL 65nm CMOS 설계 = A 65-nm CMOS Design of an Auxiliary Loop Free Fractional-N Sub-Sampling Digital PLL Using ΔΣ FDC and QE Tracking

국문 초록 (Abstract)

본 논문에서는 Sub-Sampling Digital PLL의 협소한 pull-in range와 주파수 전환 시 느린 응답속도 문제를 해결하기 위해, ΔΣFDC 및 QE Tracking을 이용한 Fractional-N SS-DPLL 구조를 제안한다. 제안한 구조는 ΔΣFDC를 이용하여 AFC와 FLL을 통합함으로써 추가적인 보조 루프 없이도 안정적이고 빠른 lock 동작이 가능하며, lock 이후 QE Tracking을 적용하여 고주파 클록 카운팅에 따른 전력 소모를 감소시킨다. 제안한 SS-DPLL은 5.8 GHz ~ 8 GHz의 목표 주파수 범위를 갖도록 설계되었으며, 65nm CMOS 공정에서 Verilog-AMS 및 post-layout 시뮬레이션을 통해 검증되었다. 시뮬레이션 결과, 주파수 전환 조건에서도 SS-DPLL은 453 cycle의 locking cycle로 안정적인 lock 동작을 보였으며, RMS 지터 147 fs, 전력 소모 16.12 mW, 활성 면적 0.24 mm², 그리고 FoM −244.7 dB의 성능을 달성하였다.

다국어 초록 (Multilingual Abstract)

In this paper, a Fractional-N Sub-Sampling Digital PLL architecture utilizing ΔΣFDC and QE Tracking is proposed to address the limited pull-in range and slow response during frequency transitions inherent in conventional SS-DPLLs. The proposed structure integrates the AFC and FLL functions using the ΔΣ FDC, enabling stable and fast locking operation without requiring any auxiliary loop. After lock acquisition, QE Tracking is applied to reduce power consumption caused by high-frequency clock counting. The proposed SS-DPLL is designed to cover a target frequency range of 5.8 GHz ~ 8 GHz, and its performance has been verified through Verilog-AMS and post-layout simulations in a 65 nm CMOS process. Simulation results show that even under frequency transition conditions, the SS-DPLL achieves stable locking within 453 cycles, with an RMS jitter of 147 fs, power consumption of 16.12 mW, active area of 0.24 mm², and a FoM of −244.7 dB.

목차 (Table of Contents)

• Ⅰ. 서론 1
• Ⅱ. 기존 PLL 구조 및 연구 분석 3
• 1. 무선 통신 시스템의 PLL 구조 비교 3
• 2. DPLL과 SS-DPLL 구조 비교 4
• 3. Sub-Sampling 구조의 협소한 pull-in range 문제 6
• 4. Sub-Sampling 구조의 협소한 pull-in range를 위한 이전 연구 8
• Ⅲ. 제안하는 구조 및 하위 블록 설계 9
• 1. 제안하는 ΔΣFDC 및 QE Tracking을 이용한 Fractional-N SS-DPLL 9
• 1) 전체 구조 9
• 2) ΔΣFDC 루프 구조 및 동작 원리 11
• 3) QE Tracking 구조 및 동작 원리 15
• 2. 하위 블록 설계 16
• 1) Modulo Counter 설계 16
• 2) DTC & SD-LMS 알고리즘 설계 18
• 3) SS-BBPD 설계 20
• 4) DSM + DAC + RC filter 설계 21
• 5) VCO 설계 24
• 3. 제안하는 구조 구현 25
• Ⅳ. 시뮬레이션 결과 및 성능 비교 27
• 1. Verilog-AMS 모델링 시뮬레이션 27
• 2. post-layout 시뮬레이션 29
• 3. SSB PN 시뮬레이션 31
• 4. 이전 연구들과 성능 비교 32
• Ⅴ. 결론 34
• 참고문헌 35
• Abstract 41