디램 응용을 위한 듀티 사이클 보정기(DCC) 기반 저전력 다중 위상 생성기의 설계 = Design of a Duty-Cycle Corrector (DCC) Based Low Power Multi-Phase Generator for DRAM Applications

국문 초록 (Abstract)

본 논문은 QDR(Quad Data Rate) 디램의 저전력 인터페이스를 위하여 듀티 사이클 보정기를 통한 계층적 주파수 체배(Frequency Doubling) 기법이 적용 다중 위상 생성기를 제안한다. 전역 배선의 동적 파워를 절감하기 위해 지연 고정 루프 및 위상 고정 루프 기반의 다중 위상 생성기가 제안되었다. 하지만 지연 고정 루프는 전역 클록의 주파수를 출력 주파수와 동일하다는 한계를 갖고 있다. 또한 위상 고정 루프는 주파수 체배를 통해 전역 주파수를 낮출 수 있지만, 루프 대역폭의 범위에 따른 링 발진기의 위상 잡음 억제와 입력 주파수 간의 상충 관계를 갖고 있다. 이는 전역 주파수를 낮추기에 제한적이며 부가적으로 긴 정착 시간(Lock time) 및 안정성 고려 및 설계 복잡성 등 회로 구조로 인한 다양한 설계 제한 사항을 갖고 있다,
본 논문에서 제안하는 듀티 사이클 보정기는 입력 클록의 상승 엣지에 동기되며 보정기 자체 루프를 통해 듀티를 결정하는 구조를 사용함으로써 공정 변이에 둔감하며 입력 듀티에 무관한 동작이 가능하다. 또한 펄스폭 변조 기반으로 듀티 사이클 보정을 진행하며 동적 비교기의 낮은 기준 전압을 기반으로 넓은 주파수 영역에서 동작한다. 또한 아날로그 피드백 루프를 통해 이론상 무한한 해상도를 가지며 이를 기반으로 고정밀 보정이 가능하다. 부가적으로 지연 시간 보정 기법을 사용하여 결정론적 지터 성분을 최소화하였다.
결과적으로, 제안하는 다중 위상 생성기는 1GHz에서 absolute 지터의 peak-peak은 15.83ps이며 5µs의 정착 시간을 달성하였으며, 1.9°의 최대 위상 오차를 확인하였다. 해당 설계는 DB Hiteck 180nm 공정을 이용하여 구현하였다.

다국어 초록 (Multilingual Abstract)

This paper proposes a multi-phase clock generator (MPCG) employing a hierarchical frequency doubling technique using a duty cycle corrector (DCC) for low-power QDR (Quad Data Rate) DRAM interfaces. Multi-phase generators based on delay-locked loops (DLL) and phase-locked loops (PLL) have been proposed to reduce the dynamic power consumption of global routing. However, DLLs have the limitation that the global clock frequency must be identical to the output frequency. Furthermore, while PLLs can lower the global frequency through frequency multiplication, they face a trade-off between the suppression of the ring oscillator's phase noise and the input frequency, depending on the loop bandwidth. This restricts the reduction of the global frequency and imposes various design constraints, including long lock times and complex circuit structures required to ensure stability.
The DCC proposed in this paper is synchronized to the rising edge of the input clock and utilizes a structure that determines the duty cycle through its own internal loop. This makes the operation insensitive to process variations and independent of the input duty cycle. Additionally, it performs duty cycle correction based on pulse width modulation (PWM) and operates over a wide frequency range by leveraging the low reference voltage of a dynamic comparator. Moreover, the use of an analog feedback loop provides theoretically infinite resolution, enabling high-precision correction. Furthermore, a delay time compensation technique was employed to minimize deterministic jitter components.
Consequently, the proposed multi-phase generator achieved a peak-to-peak absolute jitter of 15.83 ps at 1 GHz, a lock time of 5 µs, and a maximum phase error of 1.9°. This design was implemented using the DB HiTek 180 nm process.

목차 (Table of Contents)

• 제1장 서론 1
• 1.1 디램 인터페이스의 데이터 전송률 증가 1
• 1.2 기존 클록 생성 방식의 한계와 쿼드러처 클로킹의 필요성 1
• 1.3 지연 고정 루프 2
• 1.3.1 아날로그 지연 고정 루프 2
• 1.3.2 디지털 지연 고정 루프 3
• 1.3.3 지연 고정 루프의 주파수 체배 4
• 1.4 위상 고정 루프 5
• 1.4.1 아날로그 위상 고정 루프 5
• 1.4.2 디지털 위상 고정 루프 6
• 제2장 종래의 다중 위상 생성기 7
• 2.1 다중 위상 생성 구조의 분류 및 특징 7
• 2.1.1 분주기 기반 다중 위상 생성기 8
• 2.1.2 지연 고정 루프 기반 다중 위상 생성기 9
• 2.1.3 위상 고정 루프 기반 다중 위상 생성기 10
• 2.2 계층적 주파수 체배를 위한 종래 듀티 사이클 보정기의 한계 10
• 2.2.1 주파수 체배 기법 11
• 2.2.2 계층적 연결 구조에서의 고정밀 보정의 필요성 12
• 2.2.3 계층적 주파수 체배를 위한 듀티 사이클 보정기 동작 주파수 범위 13
• 제3장 제안하는 듀티 사이클 보정기 기반 다중 위상 생성기의 설계 14
• 3.1 전체 시스템 구조 14
• 3.1.1 계층적 주파수 체배 구조 14
• 3.1.2 전체 칩 블록도 및 시스템 신호 흐름 15
• 3.2 제안하는 고성능 듀티 사이클 보정기 15
• 3.2.1 전하 펌프 17
• 3.2.2 톱니파 생성기 20
• 3.2.3 동적 비교기 21
• 3.2.4 리셋 스위치 23
• 3.2.5 소신호 모델링 및 루프 안정성 분석 24
• 3.3 엣지 생성기 26
• 3.4 이중 엣지 생성기 26
• 3.4.1 기존 구조의 한계 26
• 3.4.2 지연 불일치 개선 27
• 3.5 쿼드러처 위상 생성기 29
• 3.5.1 기존 플립플롭 구조의 한계 29
• 3.5.2 쿼드러처 위상 생성기 정밀도 개선 31
• 제4장 제안하는 듀티 사이클 보정기 기반 다중 위상 생성기의 설계 검증 34
• 4.1 과도 응답 특성 시뮬레이션 결과 34
• 4.2 지터 특성 시뮬레이션 결과 35
• 4.3 위상 오차 시뮬레이션 결과 37
• 4.4 듀티 사이클 보정기 성능 비교 38
• 4.5 주파수 합성기 성능 비교 39
• 제5장 결론 40
• 참고문헌 41
• 영문초록 43