TCAD Simulation-Based Analysis of Interface Trap Density Effects on Retention Using 9-nm FD-SOI FET for 4F2 DRAM Applications = 4F² DRAM 응용을 위한 9 nm FD-SOI FET의 계면 결함 밀도에 따른 TCAD 기반 데이터 유지 특성 분석

국문 초록 (Abstract)

본 연구에서는 차세대 4F² DRAM 적용을 위한 9 nm급 FD-SOI 기반 셀 트랜지스터에서 채널 두께(TSi) 및 인터페이스 트랩 특성이 데이터 유지(retention)에 미치는 영향을 TCAD 시뮬레이션을 통해 체계적으로 분석하였다. 실험 I–V 특성과의 보정을 통해 시뮬레이터의 정확성을 확보하였으며, 이를 바탕으로 GIDL, BTBT, TAT, 부유 기판 효과가 결합된 누설 메커니즘을 고려하여 데이터 유지 성능을 정량적으로 평가하였다.
분석 결과, 채널이 얇아질수록 양자구속효과가 강화되어 유효 밴드갭이 확장되고 BTBT 기반 누설이 억제되어 retention 특성이 향상됨을 확인하였다. 특히 TSi = 2–3 nm 구간에서 retention 개선 효과가 가장 크게 나타났으며, 이보다 더 얇아질 경우 양자 구속에 의한 밴드갭 확장이 이미 충분한 수준에 도달하여 BTBT 및 TAT 누설 억제 효과가 더 이상 크게 증가하지 않음으로써 개선 폭이 포화되는 경향을 보였다. 또한 인터페이스 트랩 분포에 따른 전하 손실 분석을 수행한 결과, 300 K에서는 천이형(Shallow/Tail) 트랩이 주도적으로 작용하였으나, 358 K 및 398 K에서는 Gaussian형 Deep Trap이 열적으로 활성화된 TAT를 유발하며 retention 열화의 핵심 요인으로 작동함을 확인하였다.
이를 통해, 채널 두께 최적화(TSi ≈ 2–3 nm) 및 Mid-gap Gaussian 트랩 저감이 초미세 3D/수직 DRAM 구조에서 저장 전하 유지 향상을 위한 핵심 설계 조건임을 제시하였다. 본 연구는 양자구속효과 기반 스케일링과 결함 공학의 상호작용을 규명하였다는 점에서 의미가 있으며, 향후 저전력·고집적 DRAM 공정/소자 공동 최적화를 위한 설계 지침을 제공한다.

다국어 초록 (Multilingual Abstract)

As dynamic random-access memory (DRAM) continues to scale toward sub-10 nm technology nodes, charge retention reliability has become increasingly governed by quantum confinement and defect-assisted leakage mechanisms. In this work, we investigate the retention characteristics of silicon channel DRAM transistors through TCAD simulations calibrated with measured transfer characteristics. The analysis focuses on band-to-band tunneling (BTBT), trap-assisted tunneling (TAT), and floating-body-induced charge feedback, which collectively determine gate-induced drain leakage (GIDL) and storage-node potential decay during bit-line toggling.
The results show that aggressive channel thickness scaling enhances the quantum confinement effect (QCE), increases the effective bandgap, and suppresses BTBT/GIDL, thereby improving retention even at high temperature. The improvement becomes most significant near TSi = 2 – 3 nm, where QCE strongly reduces hole accumulation in the body region, while further thinning yields diminishing benefit due to bandgap saturation. Temperature-dependent trap studies reveal that shallow tail traps dominate retention degradation at 300 K, whereas deep Gaussian traps become the primary leakage path at elevated temperatures (≥358 K) due to thermally activated TAT. Increasing mid-gap trap density significantly accelerates charge loss, confirming that interface trap distribution plays a more critical role than trap energy slope in determining high-temperature reliability.
These findings highlight that optimized scaling of silicon thickness and deep-state trap suppression are essential to secure charge retention in future 4F² and vertical DRAM architectures. The presented insight provides practical design guidelines for device/process co-optimization where quantum confinement and defect engineering must be simultaneously considered to ensure stable retention in highly scaled memory nodes.

목차 (Table of Contents)

• CHAPTER 1. Introduction 1
• CHAPTER 2. TCAD Simulation Set Up 3
• 2.1 Device Structure and Parameter 3
• 2.2 Physical Models and Calibration 4
• CHAPTER 3. Electrical Characteristics Under Silicon Thickness and Interface Trap Density Variations 9
• 3.1 Silicon thickness dependent electrical characteristics. 9
• 3.2 Electrical Characteristics with Varying Interface Trap Density 13
• CHAPTER 4. TCAD-Based Analysis of Retention 15
• 4.1 Dynamic Retention Pulse Scheme. 15
• 4.2 Impact of Silicon Thickness on Retention Characteristics. 17
• 4.3 Influence of Interface Trap Density on Data Reliability 21
• CHAPTER 5. Conclusion 23
• Reference 25
• Abstract in Korean 28
• List of Published Conference Papers 30