SiO₂ 하부층 두께가 고상 결정화된 Ge 박막에 미치는 영향 = Thickness Effects of SiO₂ Underlayers on Solid-Phase-Crystallized Ge Thin Films

국문 초록 (Abstract)

게르마늄(Ge)은 최근 반도체 공정의 백엔드 오브 라인(Back End of Line, BEOL) 단계에서 소자 활성층의 유력한 후보로 부상하고 있다[1]. 특히 모놀리식 3차원 집적회로(M3D ICs) 분야에서는 Si 대비 우수한 캐리어 이동도와 상대적으로 낮은 결정화 온도를 갖는 특성으로 인해 Ge에 대한 관심이 증가하고 있으며[2-3], 이에 따라 비교적 낮은 공정 온도에서 SiO2/Si 기판 상에 고품질 Ge 박막을 형성하기 위한 연구가 지속적으로 이루어지고 있다.
고품질의 다결정 Ge 박막을 얻기 위한 여러 가지 방법이 제안되어 왔으며[4–7], 그 중 가장 단순한 접근법은 고상 결정화(Solid Phase Crystallization, SPC)이다. SPC는 낮은 온도에서 비정질 Ge 박막을 증착한 후 열처리하여 다결정 Ge로 결정화하는 방법으로, 이때 형성된 Ge 박막은 높은 캐리어 이동도를 나타낸다. 예를 들어 SPC 공정을 통해 얻은 다결정 Ge 박막의 정공 이동도가 최대 690 cm²/V·s에 달한다는 결과가 제시된 바 있다[8]. 한편 다결정 Ge 박막의 전기적 특성은 박막의 결정 구조와 밀접한 관련이 있는 것으로 보고되고 있다[9].
본 연구에서는 Si 기판 위에 고상 결정화로 형성한 두께 200 nm의 다결정 Ge 박막의 구조적 및 전기적 특성이 SiO2 하부층 두께(50–300 nm)에 의해 크게 영향을 받음을 보고한다. Hall 효과 측정을 통해 하부층이 두꺼워질수록 Hall 이동도가 뚜렷이 증가하고 정공 농도가 감소함을 확인하였다. Raman 및 X선 회절(XRD) 분석 결과 또한 하부층이 두꺼운 시편에서 Ge 박막에 인장 스트레인이 도입되고 결정성이 향상됨을 보여주었다. 전자 후방 산란 회절(EBSD) 분석에서는 결정립 크기가 거의 일정하게 유지됨을 확인하였는데, 이는 이동도 향상이 결정립 성장보다는 스트레인에 의해 매개된 결함 산란 감소에 기인함을 시사한다. 두꺼운 산화막 시편에서 더 큰 인장 스트레인이 관찰되었으며, 이는 Ge, SiO2, Si 간의 열팽창 계수 불일치로 인해 발생한 것으로 설명된다. 이러한 결과는 다결정 Ge 박막에서 SiO2 하부층의 두께 제어를 통해 캐리어 수송을 최적화할 수 있는 단순하고도 효과적인 전략임을 보여주며, 향후 소자 집적을 위한 설계 지침을 제공한다.

다국어 초록 (Multilingual Abstract)

I report the strong influence of the thickness of SiO2 underlayer (50-300 nm) on the structural and electrical properties of polycrystalline Ge thin films (200 nm) on Si substrates via solid-phase crystallization. Hall effect measurements revealed a clear increase in hole mobility and a decrease in hole concentration with thicker underlayers. Raman and XRD analyses showed tensile strain and improved crystallinity with thicker underlayers. EBSD confirmed nearly constant grain size, implying that mobility enhancement arises strain-mediated reductions in defect scattering rather than grain growth. The stronger tensile strain in samples on thicker oxide is explained by thermal expansion mismatch among Ge, SiO2, and Si. These results highlight SiO2 underlayer engineering as a simple and effective strategy to optimize carrier transport in poly-Ge thin films, providing useful design guidelines for future device integration.

목차 (Table of Contents)

• 1. 서론 1
• 2. 문헌 연구 3
• 2.1. 3차원 집적회로 (3D IC) 3
• 2.2 TSV 및 마이크로범프 4
• 2.3 모놀리식 3D (M3D) 6
• 2.4 레이저 열처리와 고상 결정화 방식 8
• 2.5 저온 다결정 Ge (LTPG) 10
• 3. 실험 방법 11
• 3.1 SiO2 하부층 두께 제어 11
• 3.2 다결정 Ge 박막 형성 12
• 3.2.1 비정질 Ge 박막 증착 12
• 3.2.2 캡핑층 증착 및 결정화 13
• 3.3 다결정 Ge 박막 특성 측정 14
• 3.3.1 라만 분광 및 XRD 측정 14
• 3.3.2 Hall 효과 측정 14
• 3.3.3 EBSD 측정 15
• 4. 결과 및 고찰 16
• 4.1 SiO2 하부층 두께 분석 16
• 4.2 라만 분광 및 XRD 분석 19
• 4.3 Hall 효과 측정 결과 분석 22
• 4.4 EBSD 분석 24
• 5. 결론 27
• 참고 문헌 28
• 영문 초록(Abstract) 34
• 감사의 글 36